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RSS订阅原创 Verilog学习记录（三）：相邻点累加与简单状态机
相邻点累加，顾名思义就是将相邻的点相加求和，本次实验使用的是相邻点十六位累加。其中的data_in为输入信号，也就是要累加的点。sys_in为采样时钟。在输入位考虑到会有正数和负数，所以需要首先转换成补码。然后由于十六位二进制数相加，所以我们需要对其升位，将原来的八位二进制升到十二位防止溢出。相应的波形图如下：值得注意的是，我们在这里因为没有开发板，所以对时钟频率，采样频率包括分频都是使用的人为的值，如果有开发板的话，应按照开发板的时钟频率严格选取采样频率！
2023-05-03 12:49:41
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原创 Verilog学习记录（二）：秒计数器
以上就是本文的全部内容，实际上对于分频我还有很多不明白的地方，也不知道我自己理解的是否正确，学会fpga还有很长的路要走，希望可以坚持下去吧！
2023-04-14 14:13:49
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原创 Verilog学习记录（一）：时序逻辑代码设计和仿真
以上就是本文的全部内容了。本人只是一个刚入门自学的萌新，有很多不对的地方，发布这篇文章也只是记录自己的学习过程，因为自己的学习习惯很不好，从来不爱动笔只喜欢看，很快就忘记了，所以想通过这样的方式来记录。同时也提醒自己在编写代码的时候要保持良好的习惯，以及编写边检查。我在写四位伪随机码放发生器的时候因为不小心将.rst(rst)写成了.rst(clk)导致波形图一直无法更新，输出的y值一直为1，在排查了很久后也没有发现问题，编译器也没有报错。
2023-04-13 12:15:27
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原创 关于深度学习中mini-batch里的y[np.arange(batch_size), t]
今天在阅读深度学习入门鱼书的时候，读到4.2.4mini-batch版交叉熵误差的实现这一部分时，对其部分的代码有一点不解，虽然笔者有详细的解释，但是仍然存在一些问题不懂，在查阅了别人的解读后明白了，最后打算记录一下。
2023-04-11 23:54:57
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空空如也
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