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原创重点重点：全面总结FPGA工程师 RRU 需要开发学习知识结构（建议收藏）

本文为 FPGA 工程师提供一份详细的 RRU（Remote Radio Unit）开发学习指南，涵盖 FPGA 开发基础、射频信号处理、多天线技术、高速接口设计等关键技能领域。通过系统化的知识规划，帮助工程师构建 RRU 开发所需的核心技能，明确学习路径，提升职业竞争力，为长期发展奠定坚实基础。适合从事无线通信、射频处理及 RRU 开发的 FPGA 工程师参考。

2024-10-24 17:56:33 835

原创 AXI写通道的功能实现过程和流程图，展示了写操作的各个阶段及其信号交互。

2025-01-09 15:52:07 831

原创系统地学习数字IC设计知识，全面详细的自学指南，分为理论学习、实践技能、项目经验和职业发展规划四大部分。

寻找与 ASIC/FPGA 相关的实习机会，从真实项目中学习行业经验。

2024-12-09 17:15:02 1608

原创 Verilog 中，使用integer ，$fopen打印模块输入输出数据，提供具体案例

在 Verilog 中，integer是一种，常用于计数器、文件句柄、循环变量等非合成的用途（仅用于仿真环境）。

2024-11-22 14:29:40 424

原创介绍AXI4接口的主要信号和其说明：AXI4 总线包括多种接口类型，如 AXI4、AXI4-Lite 和 AXI4-Stream，但 AXI4 是用于高带宽的存储器映射型接口

AXI4 总线接口信号的主要功能是提供高效的数据传输，特别是用于高速存储器、外设和处理器之间的通信。信号包括地址、控制、数据和响应信号，通过这些信号的协同作用，AXI4 可以支持突发传输、高带宽、低延迟的高效数据传输。在设计中，理解这些信号及其作用是非常关键的。

2024-11-14 15:46:58 1020

原创在SDRAM 的系统中，通常会用到 AXI4总线协议，尤其是当系统中有多个模块或处理器需要访问 SDRAM 时

综上，sdram_rd模块使用 AXI4 的原理和原因主要在于 AXI4 的高性能传输、并发访问能力、独立读写通道、握手机制和灵活的地址管理。AXI4 的这些特性使得 SDRAM 访问更加高效、稳定、易于集成，适合需要快速访问和高带宽的 FPGA 系统设计。

2024-11-13 10:53:39 351

原创 verilog知识总结：$readmemh和$readmemb $display的使用，并提供tb仿真实现数据读取和打印的代码案例分析

这段 Verilog 代码的功能是通过一个测试平台（testbench）从外部文件中读取二进制数据或十六进制数据，并将其加载到内存数组中，随后将内存中的数据输出到仿真器控制台，以验证数据的正确性。最后，它在仿真完成后自动结束。

2024-10-25 10:41:28 706

原创基于生成LTE测试波形，在MATLAB中加载.mat文件并用MATLAB分析绘制频谱案例

通过load命令导入.mat文件后，使用whos查看文件中包含的波形和配置参数。使用fft和fftshift对波形进行频谱分析，确保采样率和 FFT 参数设置正确。频谱图将展示 LTE 信号的频率分布，根据带宽和子载波的分布情况来查看信号特性。

2024-10-24 14:18:56 587

原创什么是LTE（一文搞懂LTE）

LTE (Long-Term Evolution) 是一种移动通信标准，通常称为 4G LTE，是3G网络的演进和升级版本。LTE 是由 3GPP（第三代合作伙伴计划）开发和标准化的，目标是提供更高的数据传输速率和更低的时延，以支持对网络要求更高的应用，比如高清视频、VoIP（语音通过互联网协议）、在线游戏等。LTE-Advanced：这是 LTE 的升级版本，进一步提高了频谱效率和数据传输速率，并引入了载波聚合等技术，使得传输速率可以达到 1 Gbps 以上。

2024-10-24 09:44:01 7723