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RSS订阅原创 【项目实战】基于 K230 + RT-Smart 的内窥镜息肉检测平台设计与实现
摘要：本项目基于嘉楠K230开发板（RISC-V架构）和RT-Smart操作系统，设计了一个内窥镜息肉检测平台。采用C/Python混合架构，通过自定义MicroPython C模块和环形缓冲区技术，解决了Python在嵌入式网络I/O上的性能瓶颈。C层实现高效HTTP服务器和MJPEG推流，Python层负责YOLOv5模型推理和图像处理。系统通过环形帧缓冲区实现生产-消费解耦，确保实时检测性能。项目开源在GitHub，包含模型训练、部署及完整的嵌入式实现方案。
2026-02-02 12:36:44
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原创 [踩坑记录] Windows下SpinalHDL仿真Verilator报错“Error 1”的终极解决方案
摘要：在Windows下配置SpinalHDL开发环境时遇到多个问题。首先是Java17安装无反应，需参考相关解决方案。配置MSYS2环境后，VSCode中Metal插件运行出现zlib头文件缺失错误，通过调整环境变量顺序解决。随后出现Verilator编译静默失败，发现是由于Anaconda默认激活导致环境变量冲突。解决方法为关闭Anaconda自动激活(base环境)，避免其路径优先级高于MSYS2，从而解决编译器崩溃问题。该问题凸显了多开发环境并存时的路径冲突风险。
2026-01-27 12:20:31
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原创 Verilog 对硬件建模的标准方法（IEEE 1364.1-2002 标准第五章解读）
本文解读 IEEE 1364.1-2002 标准第五章，系统介绍 Verilog 对四类硬件元素的建模方法：**组合逻辑**使用 `always @*` 配合阻塞赋值；**边缘敏感时序逻辑**使用 `posedge`/`negedge` 触发配合非阻塞赋值，支持同步/异步复位；**锁存器**在分支未完整覆盖时被推断；**三态驱动器**通过赋值 `z` 推断。此外还介绍了 **ROM/RAM** 的建模方式，使用 `rom_block`/`ram_block` 属性显式指定
2026-01-22 15:10:21
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原创 Verilog 仿真调度语义——Verilog本质 (IEEE 1364-2005 第11章解读)
本文解读了IEEE 1364-2005标准第11章关于Verilog仿真调度语义的核心内容。Verilog仿真本质是离散事件处理，通过分层事件队列（5个优先级区域）管理事件执行顺序：活跃事件区（含阻塞赋值、连续赋值等）、非活跃事件区、非阻塞赋值更新区、监控事件区和未来事件区。关键点包括：1）非阻塞赋值的右值计算和左值更新分属不同区域；2）活跃区内事件执行顺序具有非确定性，是竞争冒险的根源；3）仿真循环遵循"更新-求值"的迭代机制。
2026-01-18 17:50:01
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原创 基于FPGA的CLAHE自适应限制对比度直方图均衡算法硬件verilog实现
摘要：本文提出了一种基于FPGA的CLAHE（自适应限制对比度直方图均衡）算法硬件实现方案。CLAHE通过分块处理、对比度限制和双线性插值等技术有效增强图像局部对比度。硬件架构包含坐标计数、直方图统计、CDF计算和双线性插值映射等核心模块，采用3级流水线和乒乓RAM管理优化性能。重点解决了直方图统计中的读写冲突问题，通过相邻像素检测和旁路数据选择确保统计准确性。该方案适用于医学影像、红外成像等实时图像增强场景，已在Verilog实现并开源。
2026-01-13 01:52:59
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空空如也
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