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原创 verilog实现除法运算

举个例子被除数为900，实际位宽为10，width1给到12，这时12位的被除数高位有两个0，除数为50，实际位宽为6，width2可填6-8以保证除数高位0的个数小于等于2即可。在FPGA中做除法运算需要大量逻辑单元，尤其是高精度或大位宽运算，这会显著增加资源消耗，本文介绍一种使用只verilog不调用任何ip实现除法运算，通过状态机模拟竖式运算过程，其中状态1商最高位，状态2依次从被除数补位做差直到被除数所有位补完计算得到商和余数，如果需要计算小数位可扩展一个状态3继续补0做差即可。