纯PL工程的Zynq固化（vivado 2018.3）

打开vivado工程文件（我这边打开的是之前已经烧录的），打开后：点击Create block design，设置一个名字，然后ok，会弹出一个diagram的图窗，点击➕（图示两种方法都可以）

添加Zynq

把工程.v文件拖出到diagram窗口里面

拖进去后，点run

 之后vivado会自动连线，连线后，右击自己的模块,点击methed,引出其它线

开始配置Zynq，双击Zynq，弹出，如下界面

 配置主要有三步

第一步，把如图的maxi的√取消掉

 第二步，IO口，勾选quad，把bank1的值改为LVCMOS1.8v。

 第三步，选择开发板对应的ddr（根据开发板的用户手册选）

 配置完成后，右击生成的.bd文件，点击Generate output product，显示如图就表示完成了

再次右击，点击crate HDL wrapper，点击ok，生成一个顶层模块（.v文件）

 把顶层模块设置为top（有些已经直接是top，就不用再点，我这里就直接是top），之后需要打开生成的.v文件，把自己的工程文件例化在最后。

 然后就可以开始配置引脚了

 点击后出现一下界面，把I/O std里面的LVCMOS18（标红的，我这边已经改过了），改为33，注意：ddr和fixed不能动！！，其他的把引脚按开发板对应好

 接下来生成比特流文件（一路ok）

 比特率文件生成完成后，按图生成硬件文件

 生成后，点击launch SDK，打开SDK开始硬件设计

 SDK打开后，新建一个工程

 新建一个文件名为FSBL（我这里因为之前已经设计过了，所以next是灰色的

 选择Zynq FSBL,然后finish

 然后在SDK界面会生成一个FSBL的文件，右击，选择Create boot image

一般会自动加载，如果没有自动加载，可以手动添加，添加完成后，点Create image

看到这个窗口弹出，表示已经完成了

 接下来，就开始烧录到板子里面去点击xilinx，如果自动加载了相关文件，直接点program就行，没有加载也需要手动添加

 还有一个注意是需要在program之前把开发板的模式调为JTAG模式（我这里是插销插到对应引脚就是对应模式），不同开发板的方法不同

 

在固化完成后，把插销插到QSPI模式，上电，（不用插电脑），如果能在示波器（看个人情况）上看到预期结果，就说明固化成功了！