FPGA：使用Verilog实现3-8译码器：

下图为3-8译码器的示意图：

 

输出与输入的逻辑表达式：

 

8-3编码器真值表：

 

 代码实现：

module   decoder38(data_in,data_out);
    input       [2:0]       data_in;
    output  reg [7:0]       data_out;
 
    always@(data_in) begin
        case(data_in) 
        3'b000: data_out = 8'b1000_0000;
            3'b001: data_