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RSS订阅原创 数字逻辑第四次实验——检测1101序列
下面举个例子说明：输入为10100110序列，当setd的上升沿到来后，在接下来的八个时钟内，依次输出1，0，1，0，0，1，1，0；但如果检测1011序列这种最后的两位是相同的序列，就不可以用了，比如要检测10001101中的1011时，依次输出1，0，0，0，1，1，0，1是不含有1011序列的，但是第九个时钟到来，输出第0位1，这下输出就有了100011011符合条件影响结果。这里需要注意的是，需要在setd到来后再进行i的计数，不然会出现setd到来之前i就已经达到了最大值，无法达到并转串的效果。
2023-11-23 17:41:36
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原创 verilog数字钟实验总结
为了模拟现实中的1s我们可以采用对周期信号进行计数的方式来实现，很容易就想到clk信号，而时钟信号是周期激励，显然我们不可能手动对它完成输入，那这时候我们就需要接到FPGA开发板上自带的时钟信号激励源上。接下来就是具体数码管的显示处理，因为我们前面提到了有六个数字需要显示，再结合同时只能点亮一个数码管（只有四个数码管，所以其中有两个数据显示在led上），就想到需要六个状态去一一对应，改变状态就改变了数码管的选择。需要控制数码管的时间在人眼可滞留范围的同时保证数据不会更新，否则就会出现显示误差。
2023-10-25 20:34:45
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空空如也
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