hench77-CSDN博客

转载时序优化学习笔记

1.适当进行逻辑复制以优化设计速度（减少扇出）逻辑复制是指当某个信号扇出比较大时，会造成该信号到各个目的逻辑节点的路径变得过长，从而成为设计中的关键路径，为了解决这个问题，可以通过在书写代码时对该信号进行复制，已达到分担该信号扇出过多的目的。例如： assign a=b &c; 而在代码中多处用到a，可以改写为如下assign a1=b&c;assign a2=b&c;在代码中使用a1 a2来分担a，从而减小了a的扇出，缩短布线延时2...

2021-05-26 10:00:21 585

转载 FPGA设计-时序约束（中篇）（转载）

现有一块ADC连接到FPGA上，需要在FPGA上实现高速数据的读取，那么第一步自然就是完成可靠的硬件连线，其中需要注意的是：1. 注意信号的完整性，尽可能的避免边沿退化；这两区分两个概念： i. 高速信号，指的是信号翻转，由高电平到低电平或者反之所耗得时间非常小；可能一个1MHz的TTL信号或者LVDS信号，只要边沿足够陡，那也算是高速信号！ ii. 高频信号，一般指的是周...

2018-09-12 16:06:58 1629

转载 FPGA设计-时序约束（理论篇）（转载）

https://blog.csdn.net/u012176730/article/details/54412323/1. FPGA时序约束以及高速ADC约束实例2. TDC进位延时链设计以及研究3. TDC的精度以及自动校正算法的实现 STA：Static Timing AnalysisSTA（Static Timing Analysis，即静态时序分析）在实际FPG...

2018-09-12 16:06:14 389