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RSS订阅转载 Verdi 打开编译工程
HDL Source文件的编译针对Verilog文件的编译：使用vericom工具，将verilog source文件写入一个run.f中，如：system.vpram.vTopModule.v对于include的文件，通过+incdir+引入文件夹。-v +文件名，表示lib的design。invoke方式：vericom -lib <libname> -f run.f如果verilog source文件中，包含2001的一些结构，需要加-2001 opti
2022-05-13 17:50:08
2681
原创 jesd204b中文协议
https://max.book118.com/html/2020/0311/7110143142002122.shtm
2020-03-18 14:16:12
2375
转载 JESD204B Subclass1模式时钟设计
http://www.chinaaet.com/tech/designapplication/3000080357
2020-03-18 14:09:12
537
原创 vivado flash启动时间提速设置
open implemented design-> tool->edit device properties ->generalenable bitstream compression ture
2019-09-19 16:58:24
2808
空空如也
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