FPGA
「已注销」
这个作者很懒,什么都没留下…
展开
-
FPGA各管脚简介
用户I/O:不用解释了。 配置管脚:MSEL[1:0] 用于选择配置模式,比如AS、PS等。DATA0 FPGA串行数据输入,连接到配置器件的串行数据输出管脚。DCLK FPGA串行时钟输出,为配置器件提供串行时钟。nCSO(I/O)FPGA片选信号输出,连接到配置器件的nCS管脚。ASDO(I/O)FPGA串行数转载 2015-04-24 23:28:46 · 6944 阅读 · 0 评论 -
Quartus II 中管脚上拉电阻(弱上拉)的设置方法
Quartus II 中管脚上拉电阻(弱上拉)的设置方法 转载▼ 今天终于知道了怎么设置FPGA CPLD管脚的上电初始状态,困扰了好久的问题终于解决了,记录下来。 以设置一输入管脚为上拉为例,在使用Altera 的FPGA 时候,由于系统需求,需要在管脚的内部加上上拉电阻。Quartus II 软件中在Assignment Editor 中可以设置。具体过转载 2015-04-21 23:08:44 · 11965 阅读 · 0 评论 -
verylog 学习网站
http://www.asic-world.com/verilog/books.html原创 2015-07-01 14:38:54 · 949 阅读 · 0 评论