vhdl 函数

1. 使用and_reduce() or_reduce 判断数据是否>0 在或者数据达到最大值
2. zores(N)完成数据的高位或者地位补0
3. not 对信号取反，类似Verilog的 ~
4. int2slv(n，p),将十进制数据n转换为位宽p的std_logic_vector
5. 结构体的使用及结构体初值定义，这个在一个结构体体量很大时，有很大优势。
   无需像verilog一样定义一堆名字机构类似的reg，并且在仿真时观察更加直观
   type a is record
   array1 : std-logic_vector(7 dowmto 0);
   array2 : std_logic;
   end record;

constant A_RST_VAL: a=(
(others=>‘0’),
‘0’
);
6. 状态机
type stat is (IDLE,STATE1,STATE2);
类似Verilog 的localparam。但是在仿真时vhdl的定义更加人性化