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RSS订阅原创 E2 Studio 切换编码格式为GB2312
在使用E2 Studio 的时候，如果编译器默认的编码不符，就会出现乱码，并且在这个时候编辑了文件并保存，那么中文注释将彻底乱码，无法修复。这相当于编译器自动将文件以默认编码格式另存了一份。
2023-09-16 09:59:25
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原创 关于esp01s引脚拉低后的启动情况，esp01无法连接，无法正常工作。
关于esp01s引脚拉低后的启动情况，esp01无法连接，无法正常工作。
2023-02-06 20:01:12
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原创 树莓派扩展分区失败 There was an error running option A1 Expand Filesystem
树莓派扩展分区失败 There was an error running option A1 Expand Filesystem
2022-12-31 10:03:16
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原创 电脑有线连接找不到树莓派的ip地址试试这个方法！树莓派固定网口ip
在sd启动卡里找到一个叫做cmdline的文件记事本打开，在最前面添加ip=192.168.137.*** 就好了，这个***你自己选择，是111,222,25都行随便你，这个是用来固定你网口的ip的，以后每次插上都是这个固定ip了。
2022-10-25 15:39:29
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原创 关于树莓派VNC图形登录界面重复登录，并显示can not show the desktop的解决办法。
首先介绍一下背景，我用树莓派的官方镜像烧录工具重新烧录了我之前的备份，但是发现putty可以远程登录到pi,而使用vnc远程登录无法登录到树莓派。然后无意间用查看了一下磁盘信息，我嘞个去，是满的，我记得我的sd卡是64g的，我发现不对劲。因为之前也用官方工具烧录了官方带桌面的镜像，也查看过磁盘，出了boot分区，他会把剩余的空间自动建立一个分区。于是我抱着试一试的态度，用putty登录后给树莓派重新建立了个分区，重启后，你猜怎么着？最近我也遇到了这么一个烦人的问题，就是树莓派一直重复登录都登不进去。
2022-10-01 17:27:06
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原创 FPGA课程设计——数字电子时钟VERILOG（基于正点原子新起点开发板，支持8位或6位共阳极数码管显示时分秒毫秒，可校时，可设闹钟，闹钟开关，led指示）
FPGA课程设计 数字电子时钟本文是用verilog语言来描述一个基于FPGA的多功能数字电子时钟的设计，该设计具备时间显示，准确计时,时间校准, 定时闹钟等功能。本文首先介绍了需要完成的工作，然后介绍了系统整体设计以及源代码开发过程。源代码首先在Quartus软件上进行仿真、综合，通过后下载到正点原子新启点开发板上，在FPGA器件上的试验结果表明上述功能全部正确,工作稳定良好。
2022-05-20 22:50:24
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原创 51单片机期末课程作业之蓝牙、操控、测速、里程小车
单片机期末作业：设计首先实现对小车行驶时的平均速度、即时速度以及里程等行驶参量的实时测量和显示功能，扩展了对小车的行驶时间的显示功能。设计硬件部分设计采用了STC公司的STC89C52系列单片机为微控制器,根据车辆里程记录仪的要求对系统的主控模块、液晶显示模块、行车数据采集测量模块、蓝牙通信模块以及电机驱动等模块进行了设计。软件设计以Proteus为开发平台，结合C51系列单片机强大的在线调试能力，以C语言为编程语言编写出实用程序。并将之运用到了实物测试之中。
2022-05-19 13:12:02
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FPGA课程设计——数字电子时钟VERILOG（闹钟，校时可校时，可设闹钟，闹钟开关，led指示）
2022-05-20
51单片机期末课程作业之蓝牙、操控、测速、里程小车 源码+设计报告
2022-05-20
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