- 博客(1)
- 收藏
- 关注
RSS订阅原创 文章标题 2017春电子竞赛FPGA基本任务训练——HDL Verilog实验报告
老师，第一题写成低电平有效了。。。实验一用Veriog - HDL 语言按照如下要求设计一个计数器电路并进行仿真测试 信号定义 名称 方向 位宽 说明 clk 输入 1 输入时钟信号 RST 输入 1 输入复位清零信号，异步高电平有效 CNT 输出 3 输出计数值信号 数器特征 从0计数到5，然后又变成0，如此往复同步时钟电路仿真实现
2017-05-07 16:32:14
1489
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人