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日常笔记
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知识使人奋发,学习使人头秃。
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verilog RTL(5)
修改parameter语法变化(1995,2001)parameter默认32位原创 2022-01-27 11:45:14 · 215 阅读 · 0 评论 -
verilog RTL(4)
////////////////////////////////////////////////////////////////////////////////////////////////////参数化设计/************************************************************/Latch锁存器(利用电平触发)/************************************************************/...原创 2022-01-24 12:59:04 · 152 阅读 · 0 评论 -
verilog RTL(3)
/*************************************************/连续赋值assign #del <id> = <expr>;assign 对net类型赋值书写位置:在module内在procedure外(always,initial)属性:1.并发2.相互独立3.连续作用/*************************************************/proceduresinitial不可综合,原创 2022-01-23 12:13:26 · 58 阅读 · 0 评论 -
verilog RTL(2)
/******************************************/integer and real data typesinteger 没有初始化reals 初始化为0.0/******************************************/arrays注意点:1.不能直接取多个地址reg var[-15:16] //32个 1-bit regsvar[2:9]=???//不能同时取出多个regs2.不能定义多维数组reg var[1:100][1原创 2022-01-22 23:02:35 · 212 阅读 · 0 评论 -
verilog RTL(1)
/************************************************/ASIC Design Flow(设计流程)DesignVerificationDFTPhysical Design/************************************************/RTLRegister Transfer Level全加器实现:/************************************************/硬原创 2022-01-22 20:11:26 · 163 阅读 · 0 评论 -
数电--编码
进制十进制D十六进制H二进制B八进制O/****************************************************/带符号位二进制的减法运算/****************************************************/1. 将最高位定义为符号位(原码)如果用以上的定义,在正负数相加时,无法满足要求。(如正5与负5的相加,最后无法得到0的结果)/******************************************原创 2022-01-21 22:59:14 · 808 阅读 · 0 评论 -
2021-04-05 Linux&vi
**日常记录:**vi 常用指令:https://www.freecplus.net/28096d085cbe471c986d246b43ac4fe4.htmlLinux常用指令:https://www.freecplus.net/94103ae45b9048a7a60b6aca31f57a41.html命令窗口退格(针对scanf函数):Ctrl+backspace命令窗口和vi的复粘贴(针对主机的复制文本到虚拟机的命令窗口):主机正常复制Ctrl+c虚拟机粘贴:右击选择文本..原创 2021-04-05 20:39:42 · 61 阅读 · 0 评论