如何在ISE中保持某些信号不被综合？

在使用Chipscope的过程中，有的时候需要查看某些信号，一看被综合掉了，想看也看不着，怎么办呢？

首先，综合的时候keep_hierarchy不要选no

其次，无论是使用Verilog语言还是VHDL语言都有一定的语法试信号不被综合

 

 

Verilog中的语法是：

// synthesis attribute keep of signal_name is “true”;

 

/**********************************/

 

VHDL中的语法是：

attribute keep : string;

attribute keep of signal_name: signal is “true”;