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原创 Verilog描述下的初始化问题
最近在百度知道里见过两个问题,如下: 问题1: module outer(q,c0,c1,led1,led0); input q; output c0,c1,led1,led0; reg c0,c1; wire led1,led0; always@(q) begin c0<=~c0; c1<=c0^c1; end a
2011-12-09 13:52:26 5792 2
空空如也
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