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RSS订阅原创 前端学习 10-2 ：验证中的SV
push_backrandomize()constraintrepeat(3) @(posedge vif.clk);my_monitor.svUVM 端口UVM_FIFOobjection 机制$value$plusargs
2025-09-03 17:34:35
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原创 前端学习 10-1 ：验证中的UVM
1、类库地图2、各种类介绍3、工厂的意义工厂的创建类继承类的实例化对象的操作类中使用virtual:4、UVM 关键组件uvm_componetuvm_transactionuvm_config_db# uvm_phaserun_testfunction new();5、::6、 消息管理消息处理：
2025-08-28 17:51:46
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原创 C shell 学习
：指定脚本解释器的路径，系统根据该行决定用哪个程序执行脚本。/bin/csh：C Shell（csh）的解释器路径，常见于Unix/Linux系统。-f~/.cshrcset命令：用于定义或修改变量。字符串用“”# 注释符号，$argv 是 C Shell 中的 特殊数组变量，用于存储 脚本或函数的所有命令行参数。$argv[1]，命令行第一个参数（索引从1开始）
2025-08-26 18:04:12
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原创 前端学习 10 ：SOC设计中的验证
验证内容：验证方法的分类😀2. 静态验证（静态检查）b--- 语义检查 （linting check）；c--- 跨时钟域检查（CDC）d---形式验证e---静态时序分析 STA用synopsys 的PrimeTime 进行时序分析😀1.动态验证（动态仿真）-功能验证核心组成部分工作流程示例（以CPU设计为例）
2025-08-18 14:51:05
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原创 前端学习 7：EDA 工具
EDA 工具Design WareSynopsys CoreTools 套件VCSverdiDesign Compiler
2025-08-07 17:30:34
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原创 前端学习6：低功耗设计
功耗的类型：动态功耗静态功耗soc 中主要的功耗低功耗设计趋势（发展方向）：1. 系统层次上的低功耗设计2. 测试电路的低功耗设计3. 异步电路设计技术 ⭐4. 内存的低功耗设计⭐ 低功耗设计方法：低功耗技术：clock gating ：门级优化：低功耗系统：
2025-07-28 15:05:01
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原创 前端学习 5：DFT
DFT技术（1）Scan Chain（扫描链）原理扫描规则扫描测试的可测性设计流程及相关EDA 工具（2）M-BIST（存储器内建自测试），当前测试嵌入式存储器的方法：BIST 基本概念算法：工具集成：（3）Boundary Scan（边界扫描）IEEE 1149.1 标准2. 端口定义如下3. TAP 控制器4. 寄存器组5. 相关指令6. 板级测试策略DFT 技术在 SOC 中的应用模块级的 DFT技术 SOC中的DFT应用
2025-07-23 17:24:16
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原创 前端学习3：PCIe 概念
1. PCIe总体框图2. Root Complex（RC）3. PCIe总线（Bus）4. PCIe Device5. Port / Bridge6. SwitchDUT（Device Under Test，被测器件）UVMMemory Compiler（内存编译器）PMU
2025-07-09 11:05:07
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原创 前端设计：CRG ，clock 系列
CRG概述， 主要是初步了解 时钟源、锁相环PLL、时钟分频、时钟门控clock gating , clk mux.， (时序)
2025-07-07 15:47:35
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原创 Verilog 语法介绍 4
iverilog 编译参数：iverilog进行多文件编译，gtkwave wave.vcd，.tcl，verilog 如何debug，latch 和 Flip-flop，同步信号、异步信号，mux
2025-07-04 15:31:09
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原创 Verilog 语法介绍 1-1结构
层级结构，module 对电路建模的最小单元两种语句块:begin ..... end半加器 例子：assign 连续赋值语句gate level 门级电路initial blocks: always blocks:D触发器，等待clk , wait 用于仿真，不能用于综合。timing 时序，if 语句case 语句 ， for 循环
2025-07-03 14:18:00
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原创 Verilog 语法介绍 5：VScode 跑 Verilog 的环境
EDA 工具，assign， 仿真有三种形式：1、verilog 源文件（RTL coding）是 .v 文件。2、仿真要有testbench, 也是.v 文件, 简称_tb.v3、先compile , 再simulate，Design Compiler ，lab2:vector， 扩展 ， VCS 安装，lab3:，counter.v，truncate, # ，@
2025-07-01 13:53:47
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原创 Verilog 语法介绍 3
Testbench主要用于验证DUT（被测设计），包含端口声明（输入为reg，输出为wire）、模块例化（推荐命名端口连接方式）、激励生成（initial/always块）和响应监控（$monitor等系统任务）四个关键步骤。
2025-06-26 18:05:02
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原创 Verilog 语法介绍 2
系统任务：format 格式打印：编译选项timescale 仿真时间单位 ，仿真精度、parameter 参数化设计 flip-flops 触发器FSMs 有限状态机，作为控制方法。计数器 Q<= Q+1; 阻塞和非阻塞赋值
2025-06-26 11:27:23
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原创 Verilog 语法介绍 1
Verilog 语法介绍 ：module， Reg，wire，integer & real 整数和实数，arrays 数组string 字符串逻辑操作符按位操作符：
2025-06-25 12:01:35
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原创 总线： AHB APB AXI， 和访问控制：DMA, IOMMU, PHY
系统总线介绍，简单知道下 AHB APB 是干啥的，和AHB的基本工作流程
2025-06-23 16:36:01
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