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一直在做xilinx FPGA，最近学习了fifo的使用，看了一些前辈写的博客，现在总结一下。本文附完整代码，手把手教程，保证看完本文一定能把fifo跑通！ 开发软件：ISE14.5 仿真软件：Modelsim SE 10.1a 开发语言：verilog 一.整个工程的结构 一个顶层的.v文件，里面包含一个fifo的ip核，文档结构如下 二.设计流程
2015-09-20 13:24:08
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空空如也
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