FPGA学习
文章平均质量分 51
shenchen2010
这个作者很懒,什么都没留下…
展开
-
verilog学习(三) 状态机四段论
状态机概念实现顺序逻辑:在有限个状态中跳转。 finite state machine FSM状态机模型mealy状态机输出状态受输入状态影响moore状态机输出状态不受输入状态影响状态机的设计四段论状态空间定义// 定义状态空间parameter SLEEP = 2'B00;parameter STUDY = 2'B01;parameter WORK = 2'B10;parameter AMUSE = 2'B11;//内部变量reg [1:0] current_state原创 2021-10-25 16:58:03 · 414 阅读 · 0 评论 -
verilog学习(二) 高级知识点
结构语句initial只执行一次initial begin sys_clk <= 1'b0; touch_key <= 1'b0; #20 sys_rst_n <= 1'b0; #110 sys_rst_n <= 1'b1;endalways一直重复执行 while(1)always #10 sys_clk <= ~sys_clk //产生20ns周期时钟信号always可以使边沿触发、也可以是电平触发alwa原创 2021-10-25 10:37:36 · 355 阅读 · 0 评论 -
verilog学习(一)基础知识
目录基础知识基础知识逻辑值数字进制格式标识符数据类型寄存器类型线网类型参数类型运算符条件运算法 ?:Verilog程序框架模块的编写:接口包括:功能包括:模块的调用基础知识基础知识逻辑值01X 未知电平Z 高阻抗数字进制格式二进制 4’b0101十进制 4’d2十六进制 4’ha前面的位宽是二进制位宽,若不加前面位宽,默认是32位若不写进制,默认是10进制标识符模块名、端口名、信号名数据类型寄存器类型reg [31:0] delay_c原创 2021-10-24 16:06:16 · 1337 阅读 · 0 评论