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RSS订阅转载 防止FPGA设计中综合后的信号被优化
这不是一个新话题了，写这个也是当作自己的一个小小的笔记吧！觉得挺有用的。 一般在做前仿真（即功能仿真）时，不会考虑信号被优化的问题。最近做一个关于运算的小程序，前仿真的数据没有问题，但是实际出来的数据总是有错误，所以不得不要进行后仿真。而后仿真一个很大的问题就是设计中很多信号在综合的过程中都优化掉了，所以需要添加相应的综合属性，让软件在综合的工程中，保留这些信号。另外，在利用Si
2016-09-19 10:57:35
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转载 FPGA之同步复位与异步复位（2）
为了避免纯粹的同步复位和纯粹异步复位的问题，可以使用一种叫做同步化的异步复位，我们称其为第三类复位。这种复位完全结合了异步复位和同步复位的优势，我们知道异步复位的优势是不参与数据路径，所以不影响数据路径速度，而复位几乎是瞬间起作用；而同步复位的优势是百分百地同步时序分析且具有抗噪声性能。这种复位其实就是通常我们所说的异步复位同步释放。就如同我之前讨论的那样，异步地进入复位是最好的，只是异步地退出复
2016-09-06 17:50:50
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转载 FPGA之同步复位与异步复位（1）
一个简单的异步复位的例子 1 module test 2 ( 3 input clk, 4 input rst_n, 5 input data_in, 6 output reg out 7 ); 8 always @ (posedge clk or negedge rst_n) 9 if(!rst_n) out 1'b0;
2016-09-06 17:42:31
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转载 如何解决fpga high fanout问题
Fanout，即扇出，指模块直接调用的下级模块的个数，如果这个数值过大的话，在FPGA直接表现为net delay较大，不利于时序收敛。因此，在写代码时应尽量避免高扇出的情况。但是，在某些特殊情况下，受到整体结构设计的需要或者无法修改代码的限制，则需要通过其它优化手段解决高扇出带来的问题。以下就介绍三个这样的方法： 首先来看下面这个实例，如图1所示为转置型FIR滤波器中的关键路
2016-09-06 17:31:10
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空空如也
空空如也
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