V0 第8节 接口

1. 接口

• Verilog 是通过模块之间进行端口连接来完成模块间通信的

• 对于大型设计，通过端口进行连接会让硬件集成变得容易出错

• SV在Verilog语言基础上扩展了接口interface

• 接口提供了一种新型的面向抽象级建模的方式

• 接口的使用可以简化建模和验证大型复杂的设计

• 对于以上的连接，按照Verilog的方式，我们将按照以下步骤进行

  • 对每一个子模块进行端口声明
  • 在上层环境，需要声明非常多的线网用来在各个模块之间进行连接
  • 对于标准的总线端口也不得不在多个模块重复声明
  • 相应的通信协议也不得不在多个模块中重复定义
  • 在不同模块之间的连接可以会出现不匹配的信号声明和连接
  • 一个设计发生了变化，可能会影响多个模块的端口声明和连接

2. 接口的优势

• SV 添加了新的抽象端口类型interface
• interface允许多个信号被整合到一起用来表示一个单一的抽象端口
• 多个模块可以使用同一个interface,继而避免分散的多个端口信号连接

3. 接口的内容

• 接口不仅可以包含变量或者线网，还可以封装模块之间通信的协议
• 接口中还可以嵌入与协议有关的断言检查、功能覆盖收集等模块
• 接口不同于模块的地方在于，接口不允许包含设计层次，即接口无法例化模块，但是接口可以例化接口
• 可以在接口声明modport来约束不同模块连接时的信号方向

4. 接口的声明

• 接口的定义同模块定义类似
• 接口也可以有端口，例如外部接入的时钟或者复位信号
• 接口内部可以声明所有的变量或者线网类型

5. 接口的例化

• 接口的例化方式同模块例化一致
• 模块的端口如果声明为input、output或者inout,那么在例化时可以不连接
• 模块的端口如果声明为interface,那么在例化时则必须连接到一个接口实例，或者另外一个接口端口
• 如果一个模块拥有一个接口类型端口，那么要索引该接口中的信号，需要通过以下方式进行：
  <接口名>.<接口内部信号名>
  always @(posdge bus.clock, negedge bus.resetN)

6. modport

• 接口中的变量或者线网信号，对于连接到该接口的不同模块则可能具备着不同的连接方向
• 接口引入了modport来作为module port的缩写，表示不同的模块看到同一组信号时的视角
• 在接口中声明modport,需要指明modport中各个信号的方向
• 当一个模块在例化时，可以选择连接到interface端口中具体的一个modport
• 这种方式可以降低方向连接错误的可能，进而避免信号多驱动的情况

7. 验证中的应用

• 利用接口，也可以将测试平台同DUT连接在一起

8. 总结

• 接口对于设计复用非常有利
• 接口减少了模块之间错误连接的可能性
• 如果要添加新的信号，只需要在接口中声明，而不必在模块中声明
• 由于接口将有关信号都集合在一起，因此在使用这些信号时需要添加接口实例名
• 一种接口往往会将有关的信号集合在一起，对于拥有多组不相关信号的设计而言，它需要有多个接口才能完成其它模块的连接