单周期CPU设计

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学习前人以造福后人...

网上关于单周期CPU设计这个实验的博客很多，质量也不错，但关于Verilog代码的编写好像也没全部给出，造成“全抄”后依旧无法解决该实验，所以，我决定真正“造福”后人，把代码全部给出，以供后人学习，如有错漏希望大家能谅解。

一.     实验目的 

(1) 掌握单周期CPU数据通路图的构成、原理及其设计方法；

(2) 掌握单周期CPU的实现方法，代码实现方法；

(3) 认识和掌握指令与CPU的关系；

(4) 掌握测试单周期CPU的方法。

 

二.     实验内容

设计一个单周期CPU，该CPU至少能实现以下指令功能操作。需设计的指令与格式如下：

==>算术运算指令

（1）add rd , rs, rt  （说明：以助记符表示，是汇编指令；以代码表示，是机器指令）

000000

rs(5位)

rt(5位)

rd(5位)

reserved

功能：rd←rs + rt。reserved为预留部分，即未用，一般填“0”。

（2）addi rt , rs ,immediate 

000001

rs(5位)

rt(5位)

immediate(16位)

功能：rt←rs + (sign-extend)immediate；immediate符号扩展再参加“加”运算。

（3）sub rd , rs , rt

000010

rs(5位)

rt(5位)

rd(5位)

reserved

完成功能：rd←rs - rt

    ==> 逻辑运算指令

（4）ori rt , rs ,immediate 

010000

rs(5位)

rt(5位)

immediate(16位)

功能：rt←rs | (zero-extend)immediate；immediate做“0”扩展再参加“或”运算。

（5）and rd , rs , rt

010001

rs(5位)

rt(5位)

rd(5位)

reserved

功能：rd←rs & rt；逻辑与运算。

    （6）or rd , rs , rt

010010

rs(5位)

rt(5位)

rd(5位)

reserved

功能：rd←rs | rt；逻辑或运算。

==> 传送指令

    （7）move  rd , rs  

100000

rs(5位)

00000

rd(5位)

reserved

功能：rd←rs + $0 ；$0=$zero=0。

==> 存储器读/写指令

（8）sw rt ,immediate(rs) 写存储器

100110

rs(5位)

rt(5位)

immediate(16位)

    功能：memory[rs+ (sign-extend)immediate]←rt；immediate符号扩展再相加。

（9)lw  rt , immediate(rs) 读存储器

100111

rs(5位)

rt(5位)

immediate(16位)

功能：rt ← memory[rs + (sign-extend)immediate]；immediate符号扩展再相加。

 ==> 分支指令

    （10）beq rs,rt,immediate     

110000

rs(5位)

rt(5位)

immediate(位移量，16位)

功能：if(rs=rt) pc←pc +4 + (sign-extend)immediate <<2；

特别说明：immediate是从PC+4地址开始和转移到的指令之间指令条数。immediate符号扩展之后左移2位再相加。为什么要左移2位？由于跳转到的指令地址肯定是4的倍数（每条指令占4个字节），最低两位是“00”，因此将immediate放进指令码中的时候，是右移了2位的，也就是以上说的“指令之间指令条数”。

==>停机指令

（11）halt

111111

00000000000000000000000000(26位)

功能：停机；不改变PC的值，PC保持不变。

 

在本文档中，提供的相关内容对于设计可能不足或甚至有错误，希望同学们在设计过程中如发现有问题，请你们自行改正，进一步补充、完善。谢谢！

 

三.     实验原理

单周期CPU指的是一条指令的执行在一个时钟周期内完成，然后开始下一条指令的执行，即一条指令用一个时钟周期完成。电平从低到高变化的瞬间称为时钟上升沿，两个相邻时钟上升沿之间的时间间隔称为一个时钟周期。时钟周期一般也称振荡周期（如果晶振的输出没有经过分频就直接作为C