无锡的包子-CSDN博客

原创 HBM 介绍

HBM3 DRAM技术摘要：HBM3采用分布式通道架构，每个通道独立运行，支持16通道/设备。关键特性包括256位预取、64位DQ总线+ECC、伪通道模式(32位DQ)、半独立行列命令接口、1.1V I/O电压。通道组织灵活，支持2Gb-32Gb密度，16-64存储体/通道，1KB页大小/伪通道。通过堆叠多die实现高带宽，每个die可支持1-8个通道。伪通道技术将通道分为两个32位子通道，共享命令总线但独立执行命令。创新设计包括双命令接口提升性能，bank分组优化访问时序，以及温度传感、自刷新等高级功能。

2026-05-12 18:07:13 359

原创 LPDDR5协议(三) 其他命令

本文介绍了LPDDR5 SDRAM的刷新操作规范，主要包括三种刷新命令：REFpb（单bank刷新）、REFab（全bank刷新）和自刷新命令。详细说明了各刷新命令的触发条件、时序要求及bank地址传输机制，特别强调了4bank/4BG和16bank模式下的并行刷新特性。同时阐述了刷新命令的调度灵活性，允许最多推迟或提前8个刷新命令，但需满足最大间隔限制。此外，还介绍了自刷新模式的操作流程、电源管理要求以及与其他命令（如掉电模式）的交互时序。最后指出优化刷新是可选功能，需通过模式寄存器配置实现。

2025-10-23 21:25:40 1345

原创 LPDDR5协议(二) WRITE,READ

本文详细介绍了LPDDR5 SDRAM的操作规范，主要包括激活命令、预充电操作、读写操作及相关时序要求。激活命令由Activate-1和Activate-2组成，需在8个时钟周期内完成；预充电操作包括手动和自动两种模式，需满足特定时序条件。读写操作涉及突发模式、自动预充电、延迟时间等关键参数，要求WCK与CK同步。此外还介绍了RDQS模式、数据掩码( DM )和总线反转( DBI-DC )功能的具体实现方式。文中通过时序图、模式寄存器设置和参数表格，详细阐述了不同bank模式下的操作限制和时序要求，为LPD

2025-10-20 17:53:02 1241

原创 LPDDR5 协议（一）WCK Operation

LPDDR5内存的WCK2CK同步机制解析摘要：LPDDR5内存采用双时钟系统（WCK和CK），需通过WCK2CK同步实现时钟域转换。该过程由带有同步标志位（WS_WR/WS_RD/WS_FS）的CAS命令触发，控制器需提供半频WCK脉冲以放宽时序裕度。同步后需保持WCK切换直至突发传输完成，可通过WCK常开模式（MR18配置）或WS_OFF命令管理功耗。多Rank系统支持顺序或并行同步，断电后需重新同步。该机制确保高速数据传输时的时钟域一致性，是LPDDR5关键时序控制技术。（字数：149字）注：摘

2025-10-20 16:25:11 1457

原创 DDR Controller Overview

DesignWare CORE DDR5/4内存控制器(DDRCTL)是一款高性能、低功耗的ASIC/SoC内存解决方案，支持DDR4/DDR5标准。该控制器提供AMBA AXI/CHI及定制主机接口，采用先进调度算法实现乱序执行优化，支持16个主机端口访问。其关键特性包括：1)电源管理功能支持自动SDRAM降频/自刷新；2)5周期超低延迟；3)可配置QoS优先级；4)写入合并优化。控制器通过DFI 5.1接口与PHY协同工作，包含AXI端口接口、仲裁器、CAM调度器等模块，支持地址映射转换和ECC校验。配

2025-10-15 15:13:17 957

原创 Command Scheduling in DDRC

本文摘要： DDRC控制器通过智能命令调度机制优化内存访问性能，主要包括四方面功能：1）采用双状态机管理读写优先级，支持高/低优先级流量动态调整；2）实施智能页面策略，通过自动/显式预充电机制（PageClose_Timer）平衡页面命中率与预充电开销；3）事务存储分五类（LPR/VPR/HPR/NPW/VPW）管理，采用超时机制防止低优先级请求饥饿；4）增强型读写切换算法通过逐Bank页面准备（ACT/PRE）和全局DQ切换决策，结合CAM填充阈值控制（wrcam_highThresh）减少总线周转延迟。

2025-10-14 21:27:48 959

原创 DDR controller low power features

DDR内存控制器（DDRCTL）支持多种系统级和省电模式，包括SDRAM省电模式（如掉电、自刷新和最大省电模式）、PHY级省电和外部SoC低功耗控制。DDRCTL通过自动或软件控制进入省电模式，并支持按rank或全局应用不同模式。硬件低功耗接口（基于AMBA4 AXI协议）用于管理自刷新模式，而DFI接口支持PHY级省电。此外，DDRCTL支持快速频率切换以优化性能，并提供信号监控当前工作状态。这些功能通过寄存器配置实现，确保在满足时序要求的同时最大化能效。

2025-10-10 15:21:31 834

原创 DDR Controller Refresh Control

DDR内存刷新控制机制详解本文档详细介绍了DDR内存控制器的刷新机制，包含以下关键内容：刷新控制方式支持自动刷新和直接软件请求两种模式可通过RFSHCTL0.dis_AUTO_REFRESH寄存器位选择刷新优化技术单次刷新和突发刷新模式推测性刷新以优化性能细粒度刷新(FGR)支持不同倍率模式 DDR5特有的同bank刷新功能 DDR5温度补偿刷新(TCR) 基于硬件和软件的TCR实现方式温度监控和中断机制关键约束条件刷新定时器设置要求突发刷新次数限制不同刷新模式下的特殊要求文档还

2025-10-08 13:32:27 1185

原创 DDR controller AXI 接口(三)

如果过期的vpw在HIF接口上作为RMW发出，如果没有LPR积分，端口仲裁器将向DDRC断言hif_go2critical_lpr信号，如果没有可用的写积分，则断言hif_go2critical_wr信号。当选择双读地址队列（UMCTL2_XPI_USE2RAQ_n==1）和禁用AXI读数据交织（UMCTL2_READ_DATA_INTERLEAVE_EN_n==0）时，有一个限制：RRB虚拟通道数（UMCTL2_NUM_VIR_CH_n）默认为CAM表项数（MEMC_NO_OF_ENTRY）。

2025-10-08 07:41:42 1083

原创 DDR controller AXI接口(二)——Port Arbiter

摘要：Port Arbitration (PA)模块负责将最多16个AXI端口的命令请求仲裁到DDR控制器的HIF接口。PA采用多级仲裁机制，包括基于端口老化和超时命令的2级优先级仲裁、基于读优先级的仲裁、32/16级内部/外部QoS优先级仲裁以及轮询仲裁。关键特性包括：1) 通过老化计数器实现端口超时机制；2) 支持HPR/LPR/VPR读优先级和NPW/VPW写优先级；3) 提供页面匹配功能以提升DDR访问效率；4) 支持紧急信号强制切换读写方向。系统通过配置寄存器控制仲裁参数，确保高效公平的内存访问。

2025-10-05 17:54:49 956

原创 DDR controller AXI接口(一)

当选择双读地址队列（UMCTL2_XPI_USE2RAQ_n==1）和禁用AXI读数据交错（UMCTL2_READ_DATA_INTERLEAVE_EN_n==0）时，有一个限制：RRB虚拟通道个数（UMCTL2_NUM_VIR_CH_n）必须等于CAM表项数（MEMC_NO_OF_ENTRY）。队列的宽度，写数据队列（WDQ）和读数据队列（RDQ），总是设置为较宽的数据宽度。WAQ的深度可以配置为适合您的系统需求（参见“硬件配置/ AXI参数”中的硬件配置参数UMCTL2_AXI_WAQD_n）。

2025-10-05 08:26:46 1358

sinat_35591361的博客