数字后端
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【未解决】vcs在服务器无法使用——22-03-07工作笔记
3.3同事报错先尝试释放缓存free -h 查看剩余内存大小a)清理pagecache(页面缓存)# echo 1 > /proc/sys/vm/drop_caches 或者 # sysctl -w vm.drop_caches=1b)清理dentries(目录缓存)和inodes# echo 2 > /proc/sys/vm/drop_caches 或者 # sysctl -w vm.drop_caches=2c)清理pagecache、dentries原创 2022-03-07 16:05:47 · 1089 阅读 · 0 评论 -
Placement 2021-09-09
什么是placementPlacement 是把standard cell和blocks放置到已经floorplan的design中的过程菜单栏里面的使用spare cellcell paddingplacement设置placement模式绕线资源比较紧张的话就设置highrunning placementplacement blockage放一部分stdcell在里面空出来30%不放cell 70%可以放生成一个placement density .原创 2021-09-09 15:47:19 · 310 阅读 · 0 评论 -
04_Initial Design/Floorplan实操2021-09-08上午
一共有7步,做完就可以去验证了导入design→摆放stdcell→各个步骤一、Import design建立view definition文件Foundry timing sign-off reference:每套lib根据PVT的不同有8个liblibrary set + RC tech file → delay cornerdelay corner + sdc → analysis view6lib set612一共24个 考虑到了所有PVT和RC corner原创 2021-09-08 13:34:57 · 2419 阅读 · 0 评论 -
03——Static Timing Analysis初稿2021-09-07上午
静态时序分析2.定义3.左边输入 中间指定6 布局布线之前是虚拟的布线进行预估实际绕线之后9.临界点前是保持稳定的时间这个clock周期是T,理想情况下延时都是0,第一个触发器收到的信号D到Q通过data(组合逻辑电路)需要满足`T(data)<=T-T(setup)`11.而实际是不可能一致12.是数据真实的情况T+T(lauch)+T(ck2q)+T(dp)>T(capture)+T(hold)+T+HoldTime所以AT>RT2要在1之原创 2021-09-07 13:42:22 · 162 阅读 · 0 评论 -
02_2 ——Timing library Introduction初稿2021-09-07上午
2非线性3逻辑综合cell4时序cellpower模型其他属性操作情形4.举了个例子 描述的方式pin(INP1)Timing Modeling6.举了一个delay输出的电容输入A输出Z 本来应该下去 结果有了一个delay7.delay的计算 非线性delay模型二维查找表进行计算 单位值在前面的lib里有对应是一个delay模型Conbinational cells是timing模型组合逻辑电路9.Sequential Cells10.继续...原创 2021-09-07 11:02:12 · 631 阅读 · 0 评论 -
02.1——SDC初稿 2021-09-07上午
3set sdc_version value/*不同版本可能出现命令不互通*/4.SDC units电阻电压时间SDC的一些用处6.从using guide里面截取出来的需要名词解释7.都是design constraint举个例子时钟名字、周期、3个portdesign constraint语句和名词解释Design objects大多数约束命令都需要约束对象...原创 2021-09-07 11:01:53 · 245 阅读 · 0 评论 -
01——LEF初稿2021-09-06下午
Library Exchange Format含义︰(library exchange format) ,叫库交换格式﹐它是描逑库单元的物理属性﹐包括端口位置﹑层定义和通孔定义·它抽象了单元的底层几何细节﹐提供了足够的信息﹐以便允许布线器在不对内部单元约束来进行修订的基础上进行单元连接。Technology LEF File∶主要包含工艺信息﹑设计规则信息﹑通孔信息。Cell Library LEF File∶包含的是单元库中各单元信息。一是采用SITE语句对布局最小单位的定义。另一部分是MACRO对原创 2021-09-06 16:03:53 · 1863 阅读 · 0 评论 -
00——Phsical Design初稿2021-09-06上午
数字后端DATA preparationFloorPlanTiming 优化gds.lib放在一个文件夹里DATA preparationIO的顺序 摆放 位置Verilog前端来的LEF、Timing lib在IP库里都会带图形是由下面的代码转化的RC提取电容 工厂给的timing constraints前端给的 SDC对信号的约束 周期10上升沿0-5部分IP要优先考虑FloorPlan划分好模块绝对IO pads的位置、数量、分布RDL me原创 2021-09-06 13:14:28 · 1154 阅读 · 0 评论 -
第一讲——数字后端设计流程小灶(复旦)
数字后端设计流程小灶(复旦)课时 2 数字后端开课介绍1.什么是数字后端IC设计时,有些模块可以先写好可以综合的verilog code 前端写出来的,再通过相应的ASIC设计流程迭代,包括:DC Design Complier 数字综合模块:对时序、面积进行约束,PT, pram time:对时序进行约束PR(工具ICC) , layout方面的实现(面积大小、时序规划、最终布局布线、版图和网表的实现以及时序的验证Formality(形式验证)等等,对设计的时钟进行约束,以最优的布局布原创 2021-09-06 14:11:48 · 2825 阅读 · 1 评论