03——Static Timing Analysis初稿2021-09-07上午

最新推荐文章于 2023-01-13 16:14:48 发布
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静态时序分析是集成电路设计中的关键步骤，用于确保电路满足时序要求。该过程涉及预估布局布线后的延迟，并确保数据在临界点前稳定。设置setup和hold时间是确保正确工作的重要条件。当实际延时不满足这些条件时，需要通过增加路径延迟或调整频率来修复。在前端综合和后端布局布线中，通过不断迭代和约束优化来解决时序问题，以确保最终设计的正确性和可靠性。
摘要由CSDN通过智能技术生成

静态时序分析

2.定义
3.左边输入 中间指定

6 布局布线之前是虚拟的布线进行预估
实际绕线之后

9.临界点前是保持稳定的时间

这个clock周期是T，理想情况下延时都是0，第一个触发器收到的信号D到Q通过data（组合逻辑电路）需要满足

`T（data）<=T-T(setup)`

在这里插入图片描述

在这里插入图片描述
11.而实际是不可能一致

在这里插入图片描述
12.是数据真实的情况
T+T(lauch)+T(ck2q)+T(dp)>T(capture)+T(hold)+T+HoldTime
所以AT>RT
在这里插入图片描述
2要在1之后
3是T(lauch)+T(ck2q)+T(dp)
在这里插入图片描述在这里插入图片描述
15下一个上升沿

补充：
必考知识点
setup 是打了一拍 是最高频率的问题
修setup：降低频率 拉大周期 下一个周期沿来的晚才能采集到 解决timing valation的办法（在前端综合的时候加约束来解决这个问题，后端拿到的网表是全清或者一般是只需要一点点的辅助）

hold是同时钟 这个问题就是时间太短了 前一个的延时太小了 传输的太快了没有保持住下一个数据就来了 下一个把前一个采集到了
第二寄存器的地端直接采集到这个数据 降低频率不能采集 加长采集数据的路径 才能正常传输
修hold：找到不满足的路径 插入延时buffer 保证稳定

中间组合逻辑的延时 太大会影响setup 太小会影响hold

前端会deliver出来全清的综合后的门级网表 给打散的sdc文件
增大线负载 加沿跑保证综合通过之后给后端
后端和前端在过程中会不停迭代 主要出在SDC上 目前综合工具不是沿用理想模型 如果DC跑是理想 如果DCT和DCG会采用后端用的信息 会做一些虚拟的绕线减少后端的时序差异

Nettie777
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