IC校招笔试
文章平均质量分 92
Backup 校招笔试,以供自学
smartinzhou
这个作者很懒,什么都没留下…
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芯动笔试_2022
是的,这句话是正确的。在Verilog中,reg声明的信号通常会被综合工具映射为触发器或存储元件,以在硬件中保存状态。reg虽然被称为“寄存器”,但在硬件描述中,它不一定表示软件中常见的 CPU 寄存器,而是表示状态元素,如触发器或存储单元。通常,时序逻辑的组合是用连续赋值assign进行描述,而状态元素则使用reg声明,并在时序逻辑块中进行更新。在综合时,reg被映射为适当类型的硬件存储单元,如 D 触发器、JK 触发器等。需要注意的是,虽然在硬件综合时reg。原创 2023-08-07 22:36:08 · 614 阅读 · 0 评论 -
紫光展锐_2022笔试
A. 1.28 vB. 1.45 vC. 1.54 vD. 1.56 vA. 对象、消息B. 继承、多态C. 类、封装D. 过程调用A. 记忆元件B. 门电路C. 计数器D. 以上都正确A. 饱和区 放大区B. 击穿区 截止区C. 放大区 击穿区D. 饱和区+截止区A. char<int<long int<=float<doubleB. char=int<long int<=float<doubleC. char<int<long int=float=doubleD. char原创 2023-08-08 11:56:14 · 239 阅读 · 0 评论