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ATPG user guide[tessent 2015]
ATPG user guide[tessent 2015];
Tessent scan and ATPG user Manual, version: 2015.2
2018-09-11
ATE 93k introduction
ATE 93k introduction
digital chip testing with Agilent 93000 soc series
2018-09-11
Instruction-Level Parallelism
Instruction-Level Parallelism
Lecture 3. ILP (Instruction-Level Parallelism)
Prof. Taeweon Suh
Computer Science Education
Korea University
2018-09-11
Building your First Image Processing ASIC
Building your First Image Processing ASIC
ISP实现介绍论文
2018-09-11
Paper image signal processor
A parallel camera image signal processor
for SIMD architecture 关于ISP设计的论文,ASIC level,思路结构很详细
2018-09-10
ARM JTAG 调试原理
ARM JTAG 调试原理;源自open-jtag team;
total 22 page;
文章主要介绍 ARM JTAG 调试的基本原理。 基本的内容包括了 TAP (TEST ACCESS
PORT) 和 BOUNDARY-SCAN ARCHITECTURE 的介绍, 在此基础上, 结合 ARM7TDMI 详细
介绍了的 JTAG 调试原理
2017-10-17
DDR2 model and testbench
DDR2 model and testbench, Micron DDR2 die;
File Descriptions:
------------------
ddr2.v -ddr2 model
ddr2_mcp.v -structural wrapper for ddr2 - multi-chip package model
ddr2_module.v -structural wrapper for ddr2 - module model
ddr2_parameters.vh -file that contains all parameters used by the model
readme.txt -this file
tb.v -ddr2 model test bench
subtest.vh -example test included by the test bench.
tb.do -compiles and runs the ddr2 model and test bench
2017-10-17
Computing_DDR3L_H5TC4G4
SK DDR3 主要的timing及部分feature介绍,total35 page
Description
The H5TC4G43AFR-xxA, H5TC4G83AFR-xxA and H5TC4G63AFR-xxA are a 4Gb low power Double Data Rate
III (DDR3L) Synchronous DRAM, ideally suited for the main memory applications which requires large
memory density, high bandwidth and low power operation at 1.35V. DDR3L SDRAM provides backward
compatibility with the 1.5V DDR3 based environment without any changes. (Please refer to the SPD infor
mation for details.)
SK hynix 4Gb DDR3L SDRAMs offer fully synchronous operations referenced to both rising and falling
edges of the clock. While all addresses and control inputs are latched on the rising edges of the CK (falling
edges of the CK), Data, Data strobes and Write data masks inputs are sampled on both rising and falling
edges of it. The data paths are internally pipelined and 8-bit prefetched to achieve very high bandwidth.
2017-10-17
git magic中文版本
前言
1. 致谢!
2. 许可
3. 链接
免费 Git 服务器
1. 入门
1.1. 游戏人生
1.2. 版本控制
1.3. 分布控制
1.3.1. 一个误区
1.4. 冲突合并
2. 基本技巧
2.1. 保存状态
2.1.1. 添加、删除、重命名
2.2. 进阶撤销、重做
2.2.1. 还原
2.3. 下载文件
2.4. 前沿
2.5. 即时发布
2.6. 我们已经做了什么?
3. 克隆进阶
3.1. 计算机间的同步
3.2. 典型源码控制
3.3. 项目分叉
3.4. 终极备份
3.5. 轻快多任务
3.6. 游击版本控制
4. 分支向导
4.1. 老板键
4.2. 脏活
4.3. 快速修订
4.4. 不间断工作流
4.5. 重组杂乱
4.6. 管理分支
4.7. 临时分支
4.8. 按你希望的方式工作
5. 关于历史
5.1. 改正标准
5.2. 在这之后
5.3. 本地变更最后部分
5.4. 重写历史
5.5. 制造历史
5.6. 哪儿错了?
5.7. 谁让事情变糟了?
5.8. 个人经验
6. Git 大师
6.1. 源码发布
6.2. 历史记录生成
6.3. 通过 SSH,HTTP 使用 Git
6.4. 提交变更
6.5. 我的提交太大了!
6.6. 别丢了你的 HEAD
6.7. 猎捕 HEAD
6.8. 在 Git 上编译
6.9. 大胆的绝技
7. 解密
7.1. 大象无形
7.2. 数据完整性
7.3. 智能
7.4. 索引
7.5. 裸资源库
7.6. Git 起源
8. Git 的缺点
8.1. 微软 Windows
8.2. 无关的文件
8.3. 谁在编辑什么?
8.4. 文件历史
8.5. 初始克隆
8.6. 不稳定的项目
8.7. 全局计数器
8.8. 空子目录
8.9. 初始提交
2017-10-17
DC错误信息注释_design complier error report annotations
DC错误信息注释_design complier error report annotations, DC综合时的报错信息的较详细的注释,
Synthesis Error Messages, uid
UID-1 (error) Link command is not available.
UID-2 (error) There are no designs to be linked
UID-3 (warning) Can’t read link_library file ’%s’
UID-4 (error) Current design is not defined.
UID-5 (error) Current design ’%s’ has no schematic.
UID-。。。。。。。。
2009-06-24
空空如也
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