Verilog学习
文章平均质量分 52
暮雨_muyu
这个作者很懒,什么都没留下…
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Verilog学习笔记3——奇偶校验
奇偶校验(ParityCheck)是一种校验代码传输正确性的方法。根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验,反之,称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位,用它使这组代码中“1”的个数为奇数或偶数。若用奇校验,则当接收端收到这组代码时,校验“1”的个数是否为奇数,从而确定传输代码的正确性。奇校验原始码+校验位总共有奇数个1,即原始码中1的数目为偶数,则校验位为1;原始码中1的数目为奇数,则校验位为0。偶校验。...原创 2022-07-21 11:33:58 · 2986 阅读 · 1 评论 -
verilog 学习笔记2 异步复位串联T触发器
异步复位指的是不根据时钟信号进行复位,即当复位按键按下时,不论时钟信号处在上升沿或下降沿,都进行复位。同时根据时序图,复位为低电平复位。有关复位的具体问题可以详细阅读一位大神的文章。题目描述用verilog实现两个串联的异步复位的T触发器的逻辑,时序图如下。当时钟未曾触发的时候,即使出现复位信号,也不会进行复位操作。回到题目分析,由于是两个串联的T触发器,因此需要定义一个reg型变量。,同步复位需要考虑时钟是否触发。可以发现异步复位是当检测到。...原创 2022-07-20 15:49:57 · 654 阅读 · 0 评论 -
Verilog学习笔记1,记录要点
assign语句是连续赋值语句always语句是条件赋值语句,也叫敏感赋值语句assign语句需要使用的是wire型变量always语句使用reg型变量assign综合的一定是组合逻辑电路always综合的不一定是时序逻辑电路case语句用法与c语言类似......原创 2022-06-24 00:57:34 · 372 阅读 · 0 评论