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FPGA逻辑设计
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本专栏作为记录FPGA逻辑设计的学习笔记,方便日后查阅,欢迎大佬指点补充相关知识。
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FPGA逻辑设计--时序逻辑
存储电路是有锁存器,触发器, 寄存器组成锁存器: 具有记忆功能,电平触发的存储单元,存储的动作取决于时钟信号电平值,当处于使能状态时,输出才会随着数据输入发生变化,没有处于使能状态时,数据被锁住,输入信号不起作用(在设计的时候组合逻辑的always块内没有else或者default才会综合锁存器,时序逻辑的always块内不会综合锁存器)触发器: 具有记忆功能,边沿敏感的存储单元,数据存储的动作由某一信号的上升或者下降沿进行同步的。原创 2024-01-15 15:09:28 · 374 阅读 · 0 评论 -
FPGA逻辑设计--组合逻辑设计
组合逻辑就是使用wire对信号进行定义,使用assign进行赋值输出或者在always块中根据某些信号的电平的变化(一般自动匹配always块中需要捕获的信号量)产生不同的输出。逻辑级数就是组合逻辑的深度,可以理解为输入到输出经过的组合逻辑单元的个数,比如输入信号经过一个与门和一个非门那就是2级,算两级门延迟不同的输入信号到达最后一级门电路的时间不一样。原创 2024-01-15 14:58:54 · 510 阅读 · 0 评论