Intel® 64 and IA-32 Architectures Software Developer's Manual:Vol 3 Section 11

第十一章

内存缓存控制

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这一章描述了内存缓存和缓存控制机制，TLB和Intel 64、IA-32处理器内的存储缓存。同时描述了内存类型区域寄存器（MTRR），该寄存器在P6家族被引入。以及怎样用于控制物理内存位置的缓存行为。

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11.1 内部缓存， TLB， 缓冲区

Intel 64 和 IA-32 架构支持缓存，转译旁路缓冲区（TLB），和用于指令和数据的临时片上（片外）存储缓冲区。（图11-1展示了奔腾4和Intel至强处理上缓存，TLB，和存储缓冲区的布局）。表11-1展示了这些奔腾4，Intel至强，P6家族，和奔腾处理器的缓存和缓冲区特性。这些单元的大小和特性由机器规定，并且在以后版本的处理器上可能会发生改变。当 CPUID 指令被执行后，可以返回处理器缓存和缓冲区的大小和特性信息。参照《Intel® 64 and IA-32 Architectures Software Developer’s Manual, Volume 2A》指令集手册 A-L，第三章的 CPUID—CPU Identification。

图11-1，奔腾4和Intel至强处理器的缓存结构

图11-2，Intel酷睿i7 处理器的缓存结构

图11-2展示了Intel酷睿i7 处理器的缓存结构