IC设计和验证
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Verilog中的内存建模
这里的内存模型指的是内存的行为模型。Verilog中提供了两维数组来帮助我们建立内存的行为模型。具体来说,就是可以将内存宣称为一个reg类型的数组,这个数组中的任何一个单元都可以通过一个下标去访问。这样的数组的定义方式如下:reg [wordsize : 0] array_name [0 : arraysize]; 例如:reg [7:0] my_memory原创 2008-07-07 17:10:00 · 4689 阅读 · 4 评论 -
如何设计Assertion-based Monitor(1)
通常的工作流程如下:(1)根据设计,给出设计的约束。如果是Timing方面的约束,为更好的描述,可以使用相关的描述工具如Timing designer来进行设计,完成后,使用语言来描述这些设计约束;(2)将这些设计约束用SystemVerilog Assertions语言来描述。通常有两种方法来将SVA校验器连接到设计中。1是在模块定义中内建或者内联检验器。2是将检验器与模块,模块的实例或者一个模原创 2008-06-25 10:47:00 · 1024 阅读 · 0 评论