FPGA开发心得
binghuo
这个作者很懒,什么都没留下…
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关于Verilog源文件是否可综合的一些说法
verilog 不可综合语句 总结 汇总2009-04-20 18:37 (1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,转载 2009-12-03 22:18:00 · 1362 阅读 · 0 评论 -
Quartus II 同一工程下编译不同实体,编译两个对等互补调用的模块
QuartusII在多层次、分模块设计时,其模块实体名可能有好几个, 但是初始新建工程时实体名要输 入的,这就造成编译时找不到实体。 解决方法步骤: Project navigator / files /右击本次要编译的文件,并set as top_level entity 重新编译,即可 编译其他 module 文件时,就像KEIL c 工程中添加删除文件一样。原创 2009-12-03 22:20:00 · 4856 阅读 · 0 评论 -
quartus ii 全套软件下载
ftp://ftp.altera.com/outgoing/release/原创 2009-12-10 22:11:00 · 4226 阅读 · 1 评论