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数字逻辑
sunlight369
这个作者很懒,什么都没留下…
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如何理解电平敏感的透明锁存器概念
最近在学夏宇闻老师的《verilog数字系统设计教程》,在always电平敏感信号中提到了电平敏感的透明锁存器的概念,不甚理解,所以想请教下下论坛里的朋友。这里,引用新浪博客一个网友的帖子。http://blog.sina.com.cn/s/blog_4cfafddd0100een4.html文章中关于这个问题作了一些探讨。想与大家再交流下。谢谢!附上帖子:(***帖子内容***转载 2016-10-15 10:40:18 · 4685 阅读 · 0 评论 -
always assign的区别
verilog描述组合逻辑一般常用的有两种:assign赋值语句和always@(*)语句。两者之间的差别有: 1. 被assign赋值的信号定义为wire型,被always@(*)结构块下的信号定义为reg型,值得注意的是,这里的reg并不是一个真正的触发器,只有敏感列表为上升沿触发的写法才会综合为触发器,在仿真时才具有触发器的特性。 2. 另外一个区别则是更细微的差别:举个转载 2016-10-15 11:09:47 · 2211 阅读 · 0 评论 -
verilog 有符号数
(1)在FPGA综合成电路的时候最底层都是以补码的形式在运算,正数的补码就是本身,负数的补码要取反+1。(2)编译器高的版本都支持verilog有符号运算的综合了。在定义时直接加上signed即可,如下: input signed [7:0 ] a,b; output signed [15:0] c; wire signed [15:0] x; reg转载 2016-10-15 16:01:38 · 1975 阅读 · 0 评论