verilog
蚂蚁起点
这个作者很懒,什么都没留下…
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verilog 赋值
赋值 数字<sized(大小)>'<base format(格式B O D H)><number(数字)>二进制 binary 简写 B八进制 octal 简写O十进制 Decimal 简写D十六进制 Hexadecimal Hsized例子:3'b010 3位宽 二进制数 010 前缀3表示数字位宽。unsiz...原创 2019-11-29 10:46:17 · 2890 阅读 · 0 评论 -
FPGA学习笔记第一篇verilog HDL
verilog HDL 基础模型结构module module_name(port_list); 端口声明; 数据类型声明; 电路功能; 时序规范;endmodule;verilog 注意1.case 敏感。(?)2.所有关键字为小写。3.空白用于提高可读...原创 2019-11-29 10:34:58 · 240 阅读 · 0 评论