- 博客(6)
- 收藏
- 关注
RSS订阅
原创 大数整数加法、减法(C++)
请设计一个算法能够完成两个用字符串存储的整数进行相加操作，对非法的输入则返回error输入描述：输入为一行，包含两个字符串，字符串的长度在[1,100]。输出描述：输出为一行。合法情况输出相加结果，非法情况输出error
2020-05-13 22:48:05
866
原创 秒懂如何不借助Microsoft Visual C++ 14.0 下载Python Word Cloud(文字云)
问题描述：Python 包安装error: Microsoft Visual C++ 14.0 is required…解决办法：办法一：根据提示下载所需的东东（缺点：文件有的比较大）办法二：1.网站链接：https://www.lfd.uci.edu/~gohlke/pythonlibs/在上面网站中下载所对应的：如注：我的电脑是64位的，Python版本是3.8.5查看版本方法： cmd命令行： python -v 小写v:这是版本信息，包括库版本 python -V 大写v：只
2020-08-05 19:35:30
824
3
原创 如何用Verilog HDL设计显示译码器
Verilog HDL 设计显示译码器逻辑原理：7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD 码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示。7 段译码器的输出信号 LED7S 的 7 位分别接如下图所示数码管的 7 个段，高位在左，低位在右。例如当 LED7S...
2020-05-05 18:22:53
6641
原创 如何用verilog HDL来设计3线-8线译码器
这次来设计一个3线-8线译码器：##3线-8线译码器的功能；##如何用always语句、case语句进行逻辑功能的描述。3线-8线译码器功能：（1）实现逻辑函数； （2）实现存储系统的地址译码； （3）带使能段的译码器可用作数据分配器或脉冲分配器。##译码是编码的逆过程，3线-8线译码器可以将n位二进制代码可译成2n种电路状态。译码器框图如下所示。always语句的相关解释：时序控制...
2020-04-20 21:20:24
12823
2
原创 如何用verilog HDL来实现编码器
运用verilog HDL来设计一个3位二进制优先编码器##需要先了解3位二进制编码器的功能；##运用always语句，if语句来进行逻辑功能的描述。关于always语句的一些内容：事件语序控制：关于if语句：直接上真值表：一目了然…verilog实现：在Verilog中，’‘只包括该模块中的所有型号，没在该模块中出现的信号不包含于’’测试集：以上只是简单的关于的v...
2020-04-19 16:36:52
5048
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人