晚晚逗儿-CSDN博客

原创诺瓦科技2022校园招聘提前批初面-FPGA/数字IC

8月5日 17:15 FPGA视频面自我介绍介绍一下你这个项目arbiter怎么进行仲裁？选择哪个通道优先级是外部给的还是自己定的我能把通道3设置优先级最高吗？通道1呢？为啥FIFO是多少位的？写时钟多少？读时钟多少？通过什么判断你这个设计对不对有几个寄存器单bit跨时钟怎么传输，主要代码写一下，电路画一下电路的输入再加一个寄存器，大概应该是如下图这样吧，如果a在r2的输出端不满足建立时间，我们还要看什么到什么的什么嘛。。。。其实没听懂哈哈哈哈哈，好像是考时序约束的一个命令。面试

2021-08-05 21:23:27 1820 1

原创高通Qualcomm-ASIC设计验证工程师

忘了啥时候投的简历了2021.4.22 17：40突然电话打过来面试手忙脚乱拿个笔拿张纸就去三楼角落用verilog写过RTL吗linux 什么什么没听清建立时间保持时间时钟周期和他们的关系同步复位异步复位解释时钟延时、偏斜、翻转一位全加器怎么设计如果有后续再更新--------------------不过我觉得多半没了，好多基础我都没答上来...

2021-05-19 13:39:02 527

原创 AMD实习-SOC DFT

2021.4.20 hr打电话约时间，我约的4.21 下午16：00-17：00.micro的teams视频面对面两人介绍一下简历里写的本科毕设研究生阶段的项目经历SV和V的区别OOP的特性学过相关课程吗UVM环境构成verilog的条件语句if-else和case的区别initial…begin和 fork…join的区别寄存器锁存器的区别，从内部结构分析CMOS电路的设计流程MOS管的工作状态集成芯片研究的成本为什么cmos中采用差分结构抑制温漂还有什么方法了解li

2021-04-27 16:26:28 912 1

原创联发科2022届暑期实习-数字IC设计

4.8 号笔试4.14晚7：00左右来短信和邮件通知做测评&4.15 17：00电话面试，时间不能更改因为我没有做过相关项目，简历上显示能力的部分基本空白，只写了个IC无关的本科毕设描述一下你现在的毕业设计做了什么你做的东西主要应用在什么地方前端和后端的分界线静态时序分析是分析什么静态时序分析有两个特别重要的概念是什么建立时间保持时间解释一下毕设做到什么程度出来实习导师同意吗实习和毕设冲突怎么办有问题问我们吗2:1mux实现与.

2021-04-20 11:07:45 2405 4

原创 Verilog面试题（一）——2020乐鑫科技数字IC(串转并、饮料售卖机)

文章目录题目一：将一个串行执行的C语言算法转化为单拍完成的并行可综合verilog。思路代码知乎数字芯片实验室牛客讨论区题目二：饮料售卖机思路代码（牛客讨论区）题目一：将一个串行执行的C语言算法转化为单拍完成的并行可综合verilog。unsigned char cal_table_high_first(unsigned char value){ unsigned char i ;unsigned char checksum = value ; for (i=8;i>0;--i)

2021-02-23 22:05:37 1661

原创 Verilog经典题（三）——偶分频、奇分频

文章目录偶分频思路（看着就知道咋写的快速回顾）代码波形奇分频思路代码波形偶分频占空比50%的偶分频思路（看着就知道咋写的快速回顾）参数DivNum定义几分频输入clk,rst 输出oclk,中间计数器count,tmp0 1 2 3 置高，4 5 6 7 置低if(count == ((DivNum>>1) - 1)) begin count <= count + 1; tmp <= 1'b1;endelse if(count == (DivN

2021-02-22 09:59:13 366

原创 Verilog经典题（二）——串并转换、序列检测（10010）

文章目录串并转换思路代码总结序列检测（10010）思路代码总结串并转换思路输入din1位、输出dout8位dout <= {dout[6:0],din}输入：clk,rst,din输出：dout中间寄存器：[7:0]tmp代码verilogmodule SerialToParallel( input clk, input rst, input din, output [7:0] dout); reg [7:0] tmp; always @ (posedge clk

2021-02-22 08:31:45 1456

原创 Verilog经典题（一）——边沿检测、格雷码与二进制码的转换

文章目录边沿检测思路代码总结格雷码与二进制码的转换思路代码总结边沿检测实现信号边沿检测功能，输出一个周期宽度的脉冲信号思路边沿的两侧信号是相反的。上升沿 = ~res[0] && res[1]下降沿 = res[0] && res[1]边沿 = 上升沿 | 下降沿 = res[0] ^ res[1]代码module edge_detect( input clk, input rst, input din, output o1, //上升沿 o

2021-02-19 16:14:53 507 2

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2021-02-19 10:34:35 87

swt453117437的博客