syrg520的博客

ZYNQ在JTAG模式下配置时，打开Vivado软件，对PL部分进行编辑设置后，讲硬件信息导入到SDK中，再对PS部分编程设计，最后将Vivado中生成的.bit文件和SDK中生成的.elf文件下载到ZYNQ开发板上 在没有在没有JTAG的情况下，就需要通过PS处理器ARM来实现对PL和PS的配置，除过本文的Flash启动还可以采用SD卡启动。

在Vivado中，ROM的IP核生成需要初始化文件，这个初始化的文件就是.coe文件（在Altera产品中这个初始化文件好像是.mif）。当coe文件中的数值少时可以手动编写，当需要的数据量大时，可以借助Matlab生成。下面介绍利用Matlab产生.coe文件格式和在vivado环境中建立ROM的IP核的步骤。1.MATLAB代码：width=8; %rom中数据的宽度depth=256; %rom的深度y=0:255; y=fliplr(y); %从左到右翻转阵列，数据顺序为255,2

1.选择创建Block Design并命名2.点击Add IP,并选择ZYNQ73.双击 ZYNQ Processing System,打开 ZYNQ 系统的配置界面1)PS_PL 页面提供了 PS 到 PL 的相关接口配置信息以及 PS 部分一些配置信息；2)Peripheral I/O Pins 页面主要是对一些通用外设接口的配置；3)MIO Configruation 页面主要是对 MIO 已经EMIO 的分配控制；4)Clock Configruation 页面主要是对 PS 端时钟

1.新建工程选择Greate New Project,点击NEXT，（打开已经建立好选择Open Project）2.这里写工程名及工程路径3.选择RTL级工程4.选择自己使用的ZYNQ型号，然后finish5.添加文件6.此处选择建立设计文件，再选择建立约束文件，然后新建文件或者添加已经相应建立好的文件（如需其他文件也可相应建立）7.新建文件后，写文件名8.点击OK,再点击Yes.（此处添加输入输出引脚，也可以在文件中自己编写）9.到这里，新工程的建立完成...