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巴科斯范式(BNR范式,Backus-Naur Form)

前言: 当你搜索看到这篇文章时,我想你已经有了 动机来了解什么是巴科斯范式(BNR范式,Backus-Naur Form)。对于本人而言,我是因为需要看一门编程语言的IEEE标准文档而需要了解BNR范式。为此我在网上搜索了许多的资料,然而结果不令人满意,并且资料均比较零散,并且也没有找到一...

2019-06-25 18:49:23

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quartus ii 设计分区和逻辑锁定的使用(design partition and logiclock)

注:括号里的红色字体为本人添加的注释,此注释为自己的实际项目体验或非括号里的红色字体为对文中重点的标识。 首先,得先看看QuartusII的编译过程是个怎么样的,要了解这个过程很简单,看看下面这张图,谁都不陌生: 当我们点全编译之后,下面的几个过程就会一个一个打上勾,而我们编译的过程也就是...

2018-08-27 10:14:49

阅读数 1506

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quartus ii 虚拟管脚设定

引用地址https://www.cnblogs.com/adamite/p/qii_vpin.html 方法一: 在Quartus II中Assignments->Assignment Editor, 在Category栏选择logic options, 到列表中To...

2018-08-23 16:10:51

阅读数 579

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Techniques to make clock switching glitch free(FPGA时钟切换无毛刺技术)

With more and more multi-frequency clocks being used in today's chips, especially in the communications field, it is often necessary to switch the so...

2018-07-23 22:19:50

阅读数 595

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FPGA编译流程中Analysis,Elaboration,Synthesis之间的区别

Do you recognize that feeling when you think you knew something, until somebody asks you to explain it? Well, that was what happened to me when I tr...

2018-07-23 19:29:57

阅读数 814

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FPGA推荐HDL编码风格之使用模板

您可以使用提供的HDL模板来启动HDL设计。 Altera提供了Verilog HDL、System Verilog和VHDL的模板。许多HDL示例对应于Quartus II模板中的完整设计示例。您可以使用模板或示例将HDL代码插入到自己的设计中。 插入模板HDL代码: 从提供的模板插入HD...

2018-07-22 18:36:27

阅读数 157

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FPGA中推荐的HDL设计方法之时钟方案

      与组合逻辑一样,时钟方案对设计的性能和可靠性有很大影响。       尽可能避免使用内部生成的时钟(PLL除外),因为它们可能导致设计中的功能和时序问题。 使用组合逻辑生成的时钟会引入产生功能问题的毛刺,并且组合逻辑中固有的延迟可能导致时序问题。       提示:在Quartus...

2018-07-20 21:38:39

阅读数 493

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FPGA中推荐的HDL设计方法之组合逻辑

现在FPGA应用以及达到了ASIC级别的性能和复杂程度。在一个复杂的系统设计开发中,好的设计方法会对FPGA上系统的可靠性,逻辑资源利用率,及时序性能产生巨大的影响。即使重新定位到不同的系列或速度等级,编码良好的设计也能以可预测和可靠的方式运行。良好的设计实践也有助于FPGA和ASIC实现之间原型...

2018-07-20 20:06:39

阅读数 498

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NIOS II 头文件搜索路径设置

        通常我们在进行NIOS II 软件开发时候,都会在工程项目下建立多个文件夹,例如可以分为inc和src二个文件夹,然而这涉及到了如何进行相关的设置,才能让NIOS II IDE知道我们的头文件和源文件文件所在的目录呢?头文件搜索路径设置:    选中项目工程,如test, 项目如下...

2018-06-21 14:18:53

阅读数 725

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