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转载 verilog中wire与reg类型的区别
每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型,因此把网上找到的一些关于这方面的资料整理了一下,方便以后查找。 wire表示直通,即只要输入有变化,输出马上无条件地反映;reg表示一定要有触发,输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型,可能是多位或为使程序易读。wire只能被assign连
2017-08-07 17:22:37 504
精通HTML5+CSS3+JavaScript网页设计(刘增杰)
网上资源不知道在搞什么,不是只有书就是只有源码,有些pdf资源连书签都没有。这是清华刘增杰的精通HTML5+CSS3+JavaScript网页设计的书PDF以及配套的代码,大家学习前端的拿去用把。
2018-08-09
空空如也
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