VHDL学习笔记
浅学VHDL
...
end entity;
注:
顶层名要与工程名保持一致
… 中有例:port(a,b,c:in bit;x:out bit);其表示该实体有三个bit输入,一个bit输出
architecture 实体名 of 顶层名 is
begin
...
end architecture 实体名;
注:
实体名可以自己命名,但是顶层名要与上层的名字保持一致
… 描述了这个器件的内部逻辑结构 有例:x<=a and b and c; 表示a
原创
2021-01-04 17:08:13 ·
552 阅读 ·
0 评论