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FPGA
文章平均质量分 50
tianhen791
这个作者很懒,什么都没留下…
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FIFO使用方法(ALTERA)
本文引用自Suinchang《关于ALTERA提供的FIFO核使用原理》ALTERA提供了LPM_FIFO参数宏模块,可以在代码中例化使用。FIFO有两种工作模式:(1)SCFIFO,(2)DCFIFO其中SCFIFO指读写用一个时钟进行同步,可以支持同时读写的功能。其中DCFIFO指读写使用不同的时钟进行同步,这在设计多时钟系统中相当有用,可用于不同时转载 2012-08-23 16:11:31 · 15152 阅读 · 0 评论 -
Quartus II中FPGA管脚的分配及保存方法
一、摘要 将Quartus II中FPGA管脚的分配及保存方法做一个汇总。 二、管脚分配方法 FPGA 的管脚分配,除了在QII软件中,选择“Assignments ->Pin”标签(或者点击按钮) ,打开Pin Planner,分配管脚外,还有以下2种方法。方法一:Import Assignments步骤1: 使用记事本或类似软件新建转载 2012-10-07 18:58:32 · 24650 阅读 · 1 评论 -
ISE编译错误记录
1.在Translate过程中出现如下错误:"ERROR:ConstraintSystem:59 - Constraint: NET/INST "xxx" 未找到。Please verify that:The specified design element actually exists in the design.The specified object is spelled correctl原创 2014-02-21 15:00:04 · 18644 阅读 · 0 评论 -
xilinx时序约束
在进行FPGA的设计时,经常会需要在综合、实现的阶段添加约束,以便能够控制综合、实现过程,使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具,在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx FPGA时序约束设计和分析。 一、周期约束 周期约束是Xilinx FPGA 时序约束中最常转载 2014-04-28 16:56:04 · 10255 阅读 · 0 评论