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RSS订阅原创 RDMA设计18：队列管理模块设计3
本文介绍了RoCE v2协议中完成队列的设计思路，采用虚拟完成队列结构简化处理流程。完成条目解析单元通过单时钟周期处理实现高效解析，异常处理单元负责错误检测与响应。设计优化了存储资源利用，降低了用户操作复杂度。文末提供B站视频链接供进一步了解性能细节，并提示商用IP设计需专业支持。
2025-12-16 11:37:43
136
原创 RDMA设计17：队列管理模块设计2
本文分享了RoCEv2接收队列的设计思路，指出接收队列由管理单元构成，包含RQ1表单和用户接收队列表单，并与发送队列表单一一对应。接收队列管理单元通过队列ID匹配表单，通知发送队列释放条目，由DMA直接处理数据，节省存储资源并提高效率。作者提醒这些思路仅供参考，商用设计需更多考量，并提供了B站视频链接供进一步了解性能详情。
2025-12-16 11:35:27
117
原创 RDMA设计16：队列管理模块设计1
本文介绍了一种队列管理模块的设计方案，采用管理与存储分离的结构，包含发送/接收队列管理、完成条目处理等功能单元。重点阐述了发送队列的实现机制：使用共享存储空间配合管理单元，通过动态表单管理队列ID、会话信息等参数，支持队列的创建、删除及请求处理。该系统支持BRAM/URAM/LUTRAM多种存储实现，允许运行时动态调整队列深度和数量以适应不同场景需求。文末提供了B站视频链接以供进一步了解性能表现。该设计适用于NVMe/RDMA相关项目开发。
2025-12-16 11:30:41
346
原创 RDMA设计15：连接管理模块设计2
本文介绍了RoCEv2协议中建立和断开连接的状态机流程。在建立连接时，系统会检查会话ID是否存在，依次发送连接请求、等待回复和就绪包。断开连接流程类似，需要验证会话ID后发送断链请求并处理回复。会话管理池深度设为64，可满足常见应用需求。作者提供了B站视频链接供进一步了解性能详情。文中强调这些内容仅供学习参考，不能直接用于商用IP设计。
2025-12-15 09:46:40
270
原创 NVMe-oF 国产IP设计：网络存储解决方案
摘要：基于NVMe和RDMA开发经验，推出国产化NVMe-oF IP解决方案。该IP充分发挥PCIe4.0接口性能，实测单条三星980Pro读写速度突破6GBps。系统架构优化带来显著性能优势，详情可通过视频链接了解（https://space.bilibili.com/585132944）。
2025-12-15 09:39:02
307
原创 RDMA设计14：连接管理模块设计
连接管理状态机状态转移图如图 1 所示。在 IDLE 状态下，如果检测到连接信息缓存非空，表明有新的连接指令需要处理。状态机判断指令类型，如果为创建连接则跳转至 CONNECT 状态，创建连接流程类似 TCP/IP 三次握手流程；当连接信息缓存为空时，状态机保持在 IDLE 状态。连接管理模块由一个连接信息缓存、一个连接管理状态机和一个会话管理池组成。连接信息缓存中存放由系统控制模块写入的待处理连接指令信息；连接管理状态机获取连接指令信息，并进行连接建立或连接断开流程；图1 建链/断链状态转移图。
2025-12-04 10:36:19
637
原创 RDMA设计13：融合以太网协议栈设计2
本文介绍了RoCE v2高速数据传输系统的模块化设计方案。系统包含连接管理、队列管理、发送/接收、ICRC校验、拥塞控制和DMA控制器六大模块。连接管理采用CM API协议简化建链流程；队列管理实现动态配置优化性能；发送/接收模块负责协议包转换与DMA交互；ICRC模块保障数据完整性；拥塞管理采用DCQCN算法；DMA控制器支持高效突发传输。该系统通过模块化设计实现高性能数据传输，适用于NVMe和RDMA等应用场景。详细技术说明和性能演示可参考作者B站视频。
2025-12-04 10:33:31
906
原创 RDMA设计12：融合以太网协议栈设计1
本文介绍了融合以太网协议栈在RoCE v2系统中的实现方案。该协议栈通过硬件逻辑实现RDMA数据包转换、队列管理及指令提交机制，包含连接管理、队列管理、发送/接收模块等六大功能模块。系统通过寄存器配置实现高速数据传输，降低延迟并提升寻址速度。作者在B站发布了相关性能演示视频，并提醒读者本文仅为设计思路交流，商用IP设计需进一步探讨。完整方案及NVME/RDMA项目需求可联系作者获取更多信息。
2025-12-02 09:29:11
347
原创 RDMA设计11：性能监测单元设计
本文介绍了RoCE v2高速数据传输系统中的性能监测单元设计，该单元负责监控SEND/READ/WRITE等指令的提交、完成状态及延迟信息，并将数据存储在特定寄存器组中。作者提供了相关寄存器组定义表格，并指出该内容仅为设计思路分享，强调不可直接用于商用IP开发。对于NVME或RDMA产品需求，建议观看B站视频（附链接）后联系咨询。文中还提到博客已发布百余篇相关技术文章，可供初学者参考学习。
2025-12-02 09:26:10
367
原创 RDMA设计10：指令控制单元设计
本文介绍了指令控制单元的设计思路，该单元通过寄存器组简化DMA操作控制。指令控制寄存器组包含操作码、地址、密钥等寄存器，定义数据传输参数；指令状态寄存器反馈操作状态和错误代码。文章提供了寄存器详细定义表格，并指出该设计仅为参考，实际商用需进一步开发。相关性能演示视频可在B站搜索"专注与守望"获取。本文适合初学者了解基本设计概念。
2025-12-02 09:23:37
162
原创 RDMA设计9：队列控制单元设计
摘要：本文介绍了RDMA队列控制单元的设计原理，该单元通过队列控制寄存器组（包含IP、MAC地址等信息）和队列操作状态寄存器实现队列的创建、删除及连接管理功能。文章强调该内容仅供学习参考，商用设计需进一步咨询，并提供了B站视频链接（BV1mPV5eCE8z）展示相关性能演示。完整设计思路详见作者130余篇博客文章。
2025-12-01 09:22:36
238
原创 RDMA设计8：状态管理单元设计
本文分享了设计思路交流，提供了一百多篇相关博文供初学者参考，但强调这些内容不能替代商用IP设计。文章重点介绍了状态管理单元的功能，包括读取物理链路和队列连接状态，并详细说明了状态管理寄存器组的定义（如表1所示）。其中物理链路状态寄存器、速率寄存器以及队列连接状态/类型寄存器分别反映了系统连接状态、握手速率和主机连接情况（最大支持8台主机）。如需了解NVME或RDMA产品需求，可观看B站相关性能视频（搜索用户"专注与守望"）。
2025-12-01 09:18:18
293
原创 RDMA设计7：系统控制模块设计
摘要：本文介绍了RoCE v2高速数据传输系统中的核心控制模块设计。该模块包含状态管理、队列控制、指令控制和性能监测四大单元，通过AXI-Lite总线接口实现用户交互。系统采用寄存器组方式简化控制流程，支持DMA等功能管理，并提供链路状态监控。文章强调该内容仅为技术参考，商用IP设计需专业支持，并提供了相关视频资源链接。
2025-11-19 11:32:37
561
原创 RDMA设计6：IP架构2
本文介绍了高性能RoCE v2存储传输系统的核心模块架构，重点阐述了融合以太网协议栈、以太网协议栈和CMAC集成块三大功能模块。其中，融合以太网协议栈实现RoCE v2指令转换和队列管理功能；以太网协议栈负责网络包解析/封装及流量控制；CMAC集成块则提供物理层连接支持。文章强调该系统已在实际项目中验证性能，并建议读者参考B站相关视频获取更详细信息。所有技术内容仅作为学习参考，商用设计需进一步专业支持。
2025-11-19 11:29:24
477
原创 RDMA设计5：IP架构
本文介绍了基于RoCE v2技术的高速数据传输IP设计，重点阐述了系统架构和功能模块。系统通过QSFP28、AXI-Lite和AXI4接口实现数据传输与控制，内部包含系统控制、协议栈等核心模块。系统控制模块集成了RDMA建链、队列管理等功能，通过AXI-Lite接口简化用户集成。作者强调本文仅为技术参考，商用设计需进一步了解，并提供了B站视频作为补充说明。文章附带系统架构图和视频链接，供读者深入学习。
2025-11-18 08:18:05
614
原创 RDMA设计4：技术需求分析2
摘要：本文介绍了一种基于FPGA的RoCE v2 IP设计方案，支持IBTA 1.5协议规范，采用Xilinx CMAC集成块和独立UDP/IP协议栈。该设计特点包括纯逻辑电路开发、AXI总线接口、多队列并行管理以及DMA传输功能，支持最高8个QP和8192总队列深度。设计方案已通过B站视频展示性能表现，适用于高速数据传输应用场景。
2025-11-18 08:10:20
169
原创 RDMA设计3：技术需求分析1
摘要：本文提出一种基于FPGA的RDMA IP设计方案，适用于高速射频信号数据采集场景。该设计采用纯逻辑电路实现，具备通用性（支持多型号FPGA和独立运行）、高性能（支持256MB连续数据90Gbps传输、4KB包10μs延迟）和易集成等特点，可满足复杂数据环境下的多路传输需求。设计包含完备的队列管理及拥塞处理功能，支持QSFP28光纤接口，并提供标准化接口和DMA功能。相关性能视频已在B站发布。
2025-11-18 08:05:09
252
原创 RDMA设计2：开发必要性之性能简介
本文分享高性能RDMA存储与传输技术研究，展示优化后的IP设计性能指标与资源占用情况（附测试数据图）。作者已发布100多篇RDMA相关博文供初学者参考，但强调不可直接用于商用设计。如需NVMe/RDMA产品或项目合作，可观看B站视频（"专注与守望"账号）后联系。文中提供了三组关键性能数据图表，并附B站视频链接供详细了解技术细节。
2025-11-17 08:27:19
163
原创 RDMA设计1：开发必要性1之设计考虑
远程直接内存访问技术（RDMA） 是一种专为远距离网络通信设计的技术， 其通常通过光纤进行设备间连接， 提供高通量、 低延迟、 远距离的零拷⻉网络数据传输。因此， 该协议是数据采集系统拓展传输方式的最佳选择， 适应 FPGA 应用的的 RDMAover RoCE v2 IP 可以确保以上场景下发挥出最优性能。为了满足大批量数据的采集、 存储与传输需求， 如机器学习、 雷达、 ⾦融⻛控、 航空航天等， 如何在 FPGA 上实现高带宽、 低延时的数据传输以解决 FPGA 系统存储容量不足已成为亟待解决的问题。
2025-11-17 08:18:25
762
原创 NVMe高速传输之摆脱XDMA设计69：心得
本文分享了69篇NVMe IP及40余篇相关博文的设计经验，主要介绍：(1)NVMe固态硬盘在数据采样前端的可行性分析及FPGA设计需求；(2)PCIe、NVMe、AXI协议关键技术解析；(3)NVMe高速传输架构设计，包含控制、初始化、NVMe控制、PCIe加速等模块实现；(4)UVM验证平台搭建及功能验证方法。作者在B站分享了性能演示视频，更多详情可搜索用户"专注与守望"查看。本系列文章旨在为初学者提供设计参考，但需注意不可直接用于商用IP开发。
2025-10-31 08:14:22
765
原创 NVMe高速传输之摆脱XDMA设计68：性能测试结果与分析：延迟性能分析
本文测试了三种固态硬盘的读写延迟性能，结果显示970EVO Plus在DirectNVM下实现3倍延迟降低，而NoP引擎相较Linux基线测试也实现了18.9%-32.88%的延迟优化。所有测试数据均满足项目要求的1ms延迟阈值。在IOPS和吞吐量方面，NoP引擎相较官方数据最高提升31.24%，并实现98%的手册性能。文末提供B站视频链接（https://space.bilibili.com/585132944）供进一步了解。
2025-10-31 08:06:19
164
原创 NVMe高速传输之摆脱XDMA设计67：性能测试结果与分析：延迟性能测试
本文分析了存储系统延迟性能，通过测试970EVO Plus、970PRO和A2000固态硬盘的4KB随机读写延迟，发现延迟随队列深度和数量增加而上升。当队列较小时，SSD能快速处理指令；队列增大时，指令排队时间增加导致延迟升高。实验数据以图表形式展示，完整测试视频可在B站查看。本文为设计思路交流，更多技术细节请参考作者博客或联系咨询商用IP设计。
2025-10-30 17:41:07
456
原创 NVMe高速传输之摆脱XDMA设计66：性能测试结果与分析：吞吐量性能分析2
本文介绍了一种NVMe逻辑加速引擎的性能测试结果。测试数据显示，该引擎在970EVO Plus和970PRO硬盘上的写入吞吐量达到厂商标称数据的98%以上，读取吞吐量可达90%左右。与Design Gateway专业IP相比，本方案实现了更高的顺序写入性能，可满足2GB/s的读写需求。相关性能视频已在B站发布，欢迎进一步了解。本文旨在分享设计思路，完整商用IP开发仍需更多考量。
2025-10-30 17:36:25
319
原创 NVMe高速传输之摆脱XDMA设计65：性能测试结果与分析：吞吐量性能分析1
本文分析了三款SSD硬盘（970EVO Plus、970PRO、A2000）的读写性能测试数据。测试显示，写吞吐量方面，970EVO Plus在8GB后速度明显下降，970PRO在64GB后缓慢降速，而A2000保持稳定。读吞吐量则都保持稳定速率。性能差异主要源于存储介质、主控和缓存设计的区别。文章还提供了B站视频链接（https://space.bilibili.com/585132944），供读者进一步了解产品性能。
2025-10-30 17:33:44
160
原创 NVMe高速传输之摆脱XDMA设计64：性能测试结果与分析：吞吐量性能测试
本文分享存储系统设计思路，提供百篇博文供初学者参考（不可直接商用）。重点分析NVMe SSD的吞吐量性能，通过1GB-256GB顺序读写测试显示：吞吐量主要受数据量影响，与队列参数关系较小。测试采用250GB的970EVO Plus，256GB结果为全盘读写数据。附读写吞吐量曲线图，更多性能视频可访问B站主页（专注与守望）查看。强调本文仅作技术交流，实际项目需求需进一步联系。
2025-10-27 08:41:58
383
原创 NVMe高速传输之摆脱XDMA设计63：性能测试结果与分析： SSD IOPS 饱和对应的队列数量和深度
本文对比了三种SSD型号在NoP逻辑加速引擎下的性能表现。测试数据显示，当队列数量达到16、队列深度32时，固态硬盘可实现最佳IOPS性能。其中970EVO Plus和970PRO的写IOPS均超过50万，满足项目需求，而A2000因性能限制未达标。文中还提供了性能测试数据对比表，并建议查看B站相关视频获取更多信息。该研究为SSD性能优化提供了参考，但指出商用设计需更多考量。
2025-10-27 08:38:18
270
原创 NVMe高速传输之摆脱XDMA设计62：性能测试结果与分析：IOPS 性能测试
本文分享了SSD性能测试方法，重点测试了三星970EVO Plus、970PRO和金士顿A1000三款SSD在不同队列配置下的4KB随机读写IOPS性能。测试结果表明，随着队列数量和深度的增加，SSD的IOPS性能会迅速达到饱和状态。文中展示了三款产品的具体测试数据图表，并提示读者这只是设计思路交流，商用IP设计需更专业指导。如需NVME或RDMA相关产品支持，可参考作者B站视频进一步了解（用户：专注与守望）。
2025-10-24 18:05:03
681
原创 NVMe高速传输之摆脱XDMA设计61：测试DMA 功能
本文介绍了DMA读写功能的实际环境测试过程，通过NVMe SSD与DDR间的数据传输验证功能。测试首先初始化DDR数据，通过DMA写入SSD后再读取到另一DDR区域，最终对比数据一致性确认功能实现。测试结果显示4KB数据传输成功，验证了设计预期。作者在B站（用户：专注与守望）分享了相关性能视频，并提醒本文仅供学习参考，商用IP设计需进一步咨询。
2025-10-24 17:59:28
186
原创 NVMe高速传输之摆脱XDMA设计60：如何测试队列管理功能3
本文分享了NVMe队列管理测试结果，展示了队列创建和删除的操作流程及错误处理机制。测试验证了正确的操作顺序（先完成队列后提交队列），并捕获了两种错误情况：队列未创建时的操作顺序错误（错误码8）和队列已关闭时的重复删除请求（错误码2）。文章指出这些内容仅供学习参考，实际商用IP设计需更多考量，并引导读者通过B站视频（用户"专注与守望"）获取更详细的性能演示信息。
2025-10-23 10:57:21
204
原创 NVMe高速传输之摆脱XDMA设计59：如何测试队列管理功能
本文介绍了NVME/RDMA队列管理的测试过程，重点验证了队列创建、删除功能及管理边界。测试显示：1）队列深度超过1023时返回错误；2）队列数量达到上限(16个)时创建失败；3）详细错误代码帮助用户调整参数。作者提醒，本文仅为技术分享，商用开发需更多支持，建议通过B站视频(用户"专注与守望")或直接联系获取完整方案。文中配有测试过程的串口打印截图，展示了具体的错误返回情况。
2025-10-23 10:53:56
528
原创 NVMe高速传输之摆脱XDMA设计58：主要功能测试结果与分析4（NVMe 指令提交与完成机制测试）
本文分享了NVMe设计思路，展示了写完成队列的测试波形。当NVMe设备通过axis_cq接口发起写TLP请求时，NoP逻辑加速引擎正确响应并完成指令交互，验证了初始化功能的正确性。文中强调这些内容仅供学习参考，如需商用IP设计或NVMe/RDMA项目支持，建议观看B站相关视频后联系作者。博文已在博客发布90余篇设计文章，为初学者提供参考。
2025-10-23 10:48:27
357
原创 NVMe高速传输之摆脱XDMA设计57：主要功能测试结果与分析3（NVMe 指令提交与完成机制测试）
本文介绍了NVMe逻辑加速引擎的初始化测试过程，通过配置队列控制寄存器创建I/O完成队列，验证了指令提交与完成机制。文章详细描述了寄存器配置波形（图1）和NVMe设备读取指令请求的交互过程（图2），展示了Admin提交队列的门铃更新和64B指令条目的返回。作者提醒本文仅作设计思路参考，如需商用IP设计或NVMe/RDMA项目支持，建议观看B站相关性能视频后联系（用户：专注与守望）。
2025-10-22 10:07:54
375
原创 NVMe高速传输之摆脱XDMA设计56： 主要功能测试结果与分析2（NVMe初始化）
本文分享了NVMe初始化过程的设计思路，包括硬件加电、链路训练、队列配置等关键步骤。通过两幅信号波形图展示了初始化启动（状态值跳变至3）和完成（状态值跳变至5，寄存器值为7）时的具体信号变化。作者提示本文仅为技术交流，商用IP设计需更多专业支持，并推荐观看B站相关测试视频获取更详细信息（用户：专注与守望）。文中附有90余篇相关博文链接供初学者参考。
2025-10-22 10:02:48
300
原创 NVMe高速传输之摆脱XDMA设计55： 主要功能测试结果与分析1
本文分享了PCIe初始化功能测试的设计思路，通过状态寄存器和波形图展示了链路训练及初始化过程。系统上电后，PCIE模块在百毫秒内完成链路训练，状态寄存器值变化(1→3)反映初始化进度。文中提供了相关博文和B站视频资源，但强调这些仅作为入门参考，不能替代商用IP设计。对于NVME或RDMA项目需求，建议观看视频后联系作者进一步交流。
2025-10-15 07:45:44
670
原创 NVMe高速传输之摆脱XDMA设计54： 核心测试内容
本文分享NVMe/RDMA设计思路及性能测试方法，包含90多篇博文供初学者参考。重点介绍了IOPS、吞吐量和延迟三大关键指标的测试方案：IOPS测试通过随机4KB读写和计时器统计；吞吐量测试采用不同DMA传输长度；延迟测试结合IOPS程序获取平均及TP99延迟数据。作者强调本文仅作技术交流，商用设计需更深入探讨，并提供了B站视频链接（用户：专注与守望）展示实测性能。
2025-10-15 07:41:23
261
原创 NVMe高速传输之摆脱XDMA设计53： 选择测试环境软件平台
本文介绍了NVMe性能测试的设计思路，重点讲解了4KB随机读写IOPS测试程序的执行流程。作者使用Vivado2019.1配套SDK搭建测试平台，详细说明了DMA寄存器配置、计时程序运行等关键步骤，并强调了队列数量和深度对性能的影响。文中提供了测试流程图和B站视频链接（用户：专注与守望），但提醒读者这些内容仅作为设计参考，不能替代商用IP开发。适合初学者了解NVMe性能测试方法，有项目需求者可联系作者进一步沟通。
2025-10-14 17:45:23
169
原创 NVMe高速传输之摆脱XDMA设计52： 上板资源占用率分析
本文介绍了NoP逻辑加速引擎在FPGA平台上的实现方案。实验采用ZCU106和VC709开发板进行测试，资源占用率数据表明该设计具有较高的集成度。硬件连接通过FMC to M.2适配器实现SSD与FPGA的连接，并提供了实物连接图示。相关性能测试视频已在B站发布，作者建议初学者参考博客内容，但强调不能直接用于商用IP设计。对于NVME或RDMA产品需求，可通过B站联系方式进一步沟通。
2025-10-14 17:39:33
413
原创 NVMe高速传输之摆脱XDMA设计51：工程设计考量
本文介绍了基于VC709和ZCU106 FPGA的Block Design工程设计方案。核心设计采用Xilinx提供的Microblaze/ZYNQ处理器，通过AXI总线连接串口IP、NoP加速引擎和DDR控制器等模块，实现数据存储与传输功能。其中NoPHAE模块包含控制总线和数据总线接口，PCIe接口用于外部连接。工程还包含总线信号调试模块，便于开发测试。作者提醒设计方案仅作参考，商用开发需进一步验证，并提供了B站视频链接（用户：专注与守望）供详细了解性能表现。
2025-10-14 17:32:49
374
原创 NVMe高速传输之摆脱XDMA设计50： 如何上板验证？
本文介绍了NVMe over PCIe逻辑加速引擎的设计与测试方案。该IP基于Xilinx PCIe集成块开发，已在VC709和ZCU106两种FPGA开发板上完成硬件验证，适配三星970EVO Plus/PRO及金士顿A2000等多款SSD。测试工程采用Vivado2019.1封装IP核，主要包含控制AXI、数据AXI、PCIe接口及可配置参数。作者在B站发布了相关性能演示视频（用户：专注与守望），并强调本文仅作设计思路分享，商用开发需进一步联系。
2025-10-13 16:27:35
483
原创 NVMe高速传输之摆脱XDMA设计49：DMA 读写功能验证与分析2
本文介绍了DMA写功能测试过程，重点分析了NVMe设备的数据读写操作。测试通过AXI总线将BRAM数据写入NVMe设备第8个逻辑块（偏移4KB），波形图展示了DMA写请求的仿真结果。数据对比图显示目标区域数据被成功更新，验证了设计功能。作者提示博客提供90多篇相关设计文章，但强调不能直接用于商用IP开发。文末附有B站性能演示视频链接，供读者进一步了解细节。该测试表明DMA写操作符合预期，为NVMe存储开发提供了参考。
2025-10-13 16:22:32
156
NVMe1.3c协议，便于理解和研究高速传输新技术
2018-11-17
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