VHDL
tracing
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quartus中output enable signals不够用的解决方法
最近写了一个程序,老是出现这样的错误:Error: Design requires 7 output enable signals, but the device can contain only 6 output enable signals ,当我写7个(others => Z)时,就会出现这样的错误,原以为这是芯片的限制,只能用6个高阻,然后其他的高阻我就用信号转发,si原创 2008-11-23 08:04:00 · 2936 阅读 · 0 评论 -
用VHDL设置引脚刚上电的状态
我用的EPM3128ATC100-10这个芯片,这个芯片输出脚或者输入输出脚默认的上电状态都是高电平,在quartusII里好像不能找到引脚初始状态的设置,我在程序里这样写,感觉方法很土,但确实解决了问题,我随便找了个引脚作为rst,实际我的芯片里是没用到复位引脚的,刚上电的瞬间这个引脚应该为高电平,然后才变成低电平,这是一个下降沿,程序如下: p原创 2008-11-23 07:47:00 · 3615 阅读 · 2 评论