tu15723043239的博客

原创 Verilog/FPGA学习笔记

需要后续上手实例后进行体会。------第一个中括号选择成员，第二个中括号选择bit。-----------256个14bit数组组成的数组。------------多维数组。--------8个4bit数组组成的数组。：a1[0 +: 8] 等价于 a1[7:0] ------从0位开始向上取，总共取8bit。对于4'h0，由于是这里的0是十六进制的，它表示二进制的4'b0000，所以是四位的。----------有符号数的声明。