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硬件开发
文章平均质量分 56
秋风雨打铁
博士生做需求,硕士生做方案,本科生做实现!
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TQ2440 之keil4 开发
如果直接将ADS下的启动代码copy到MDK下,编译会提示出错,一般错误是:.\OutPutFiles\uCOS-II_Uart.axf: Error: L6238E: 2440_init.o(Init_2440) contains invalid call from '~PRES8 (Theuser did not require code to preserve 8-byte alig原创 2013-10-27 16:59:08 · 988 阅读 · 0 评论 -
连接器脚本 .bls bss data text stack
BSS段在采用段内存管理的架构中,BSS段(bss segment)通常是指用来存放程序中未初始化的全局变量的一块内存区域。BSS是英文Block Started by Symbol的简称。BSS段属于静态内存分配段。数据段在采用段式内存管理的架构中,数据段(data segment)通常是指用来存放程序中已初始化的全局变量的一块内存区域。数据段属于静态内存分配。代码段在采用段转载 2013-11-11 20:10:15 · 642 阅读 · 0 评论 -
uboot编译好ping不通的情况总结
1.uboot ping不通主机原因:1.1 主机没有关闭防火墙1.2 uboot中ip没和主机在同一ip段1.3 有的杀毒按软件也会导致ping不通主机2. uboot ping不通虚拟机2.1 虚拟机的网络方式不是桥接2.2 虚拟机中 Edit --> Virtual NetWork Editor --> Bridged to : Broadcom NetLin原创 2013-11-28 19:40:14 · 7483 阅读 · 3 评论 -
Difference Between FPGA and CPLD
With all the vast improvements in technology, a lot has been happening that most people won’t really care about. But for engineers and software developers, digital logic chips needs a lot of thorough转载 2014-05-08 20:43:46 · 862 阅读 · 0 评论 -
system generator 与 matlab 的版本兼容
For System Generator for DSP Release Notes and Known Issues, see (Xilinx Answer 29595).Note: For Vivado Design Suite Model Based DSP Design using System Generator from 2013.1, please see(Xilinx原创 2014-11-03 12:16:59 · 4013 阅读 · 0 评论 -
FPGA学习网站
1、一家台湾教育网站:http://home.educities.edu.tw/oldfriend/page53.htm2、很不错的学习网站:http://www.fpga.com.cn/index.htm3、61ic网站有许多免费资源下载:http://www.61ic.com/顺便看到,就贴上来了,以后再继续贴...【修改】1. OPENCORE转载 2014-03-25 19:13:53 · 856 阅读 · 0 评论 -
Quartus ii generated Memory Initialization File (.mif) 编写方法
An ASCII text file (with the extension .mif) that specifies the initial content of a memory block (CAM, RAM, or ROM), that is, the initial values for each address. This file is used during project c原创 2014-04-17 22:17:37 · 3834 阅读 · 0 评论 -
uboot ping 不通主机 虚拟机
开发板:MINI2440主机:XP虚拟机的linux:RedHat5我上网是用无线网卡连接inte网,而开发板通过网线连接,虚拟机的联网方式为桥式连接。无线上网的IP是自动获取的,linux也能上网,两个在同一个IP段下。开发板上只运行了UBOOT,将UBOOT的IP设置为主机和linux在同一个IP地址段,使用UBOOT PING linux的IP,PING不通。当关掉无转载 2013-11-28 19:47:11 · 4076 阅读 · 0 评论 -
tftp安装与检查
查看tftp服务安装了没有使用setup查看tftp服务在安装RedHat9时有没有安装。或者使用命令 netstat -a|grep tftp,如果出现udp 0 0 *:tftp *:*则代表已经安装tftp服务如果没有安装,也没有关系,将安装包的第三个包重新挂在到Linux中/RedHat/RPMS目录中将tftp转载 2013-11-26 21:51:36 · 1329 阅读 · 0 评论 -
关于quartus II 13.1 的USB-Blaster和ModelSim-Altera 10.1d的问题
今天下了个quartus II 13.1,但在下载测试时,发现下载不了,但能被电脑识别。自己之前在网上下了个驱动,用的是下的那个驱动,发现怎么弄也下不了,后来发现在软件的安装目录下就带有驱动程序,在第一次安装驱动时找到自己对应的安装目录装好驱动,然后就可以在下载测试时下载了。注意64位和32位的选着。在用ModelSim-Altera进行仿真是出现," Can't launch the原创 2013-12-31 21:53:10 · 4469 阅读 · 0 评论 -
VHDL TestBench基础
TestBench的主要目标是:实例化DUT-Design Under Test为DUT产生激励波形产生参考输出,并将DUT的输出与参考输出进行比较提供测试通过或失败的指示TestBench产生激励的三种方式:直接在testbench中产生从矢量中读入从单独的激励文件中读入比较流行的做法是使用matlab产生激励文件,由testbench读入该激励文件并将激励馈送到DUT,转载 2014-04-20 15:35:04 · 6699 阅读 · 3 评论 -
移植uC/OS-II到STM32F103C8T6上(参考了野火的移植手册)
我们需要建立的文件结构为(其他没显示出来的文件,按照原来位置那样不改变) :STM32+UCOS+LED│ ├─USER│ main.c│ includes.h //新建├─uCOS-II│ ├─Source //这文件夹来自于下载附件的 Micrium\Software\uCOS-II│ │ os_core.c原创 2014-04-06 14:11:43 · 6946 阅读 · 0 评论 -
Tq2440学习笔记之外部中断
虽然对于这样一个简单的程序没必要写的这么复杂,但这对以后函数的调用和模块的移植应该会比较方便。千万要记得初始化MMU(MMU_Init();),原因是——仿真的时候,程序是运行在sdram里面的,也就是0x3000_0000处开始运行,中断向量表通过仿真器已经放在了0x3000_0000处。打开mmu是为了把0x3000_0000地址处的值映射到0x0的地方,因为中断向量表是保存在0x0开始的地方原创 2013-10-28 20:35:38 · 605 阅读 · 0 评论 -
uboot启动流程分析和uboot移植(粗略分析)
BootLoad通常包括以下步骤:1. Stage 1:(1 )硬件设备初始化;(2 )为加载BootLoad的stage2准备RAM空间;(3 )复制BootLoad的stage2到RAM空间;(4 )设置好堆栈;(5 )跳转到stage2的C入口点。2.Stage2:(1 )初始化本阶段要用到的硬件设备;(2 )检测系统内存映射;(3 )将linux内核原创 2013-11-24 19:23:25 · 943 阅读 · 0 评论 -
FPGA学习网站
1. OPENCORES.ORG 这里提供非常多,非常好的PLD了内核,8051内核就可以在里面找到。进入后,选择project或者由http//www.opencores.org/browse.cgi/by_category进入。对于想了解这个行业动态人可以看看它的投票调查。http://www.opencores.org/polls.cgi/listOpenCores转载 2014-03-25 18:45:24 · 785 阅读 · 0 评论 -
VHDL的testbench的编写
大多数硬件设计人员对verilog的testbench比较熟悉,那是因为verilog被设计出来的目的就是为了用于测试使用,也正是因为这样verilog的语法规则才被设计得更像C语言,而verilog发展到后来却因为它更接近C语言的语法规则,设计起来更加方便,不像VHDL那也死板严密,所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的,而且它的语法严密,但我们转载 2014-04-20 15:38:35 · 7006 阅读 · 1 评论 -
xilinx ISE 软件仿真时出现 Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"解决办法
通常情况下一台电脑上即装有ISE,又装有quartus ii且二者的仿真库都在modelsim里编译好,在用modelsim仿真过quartus ii工程之后再用modelsim仿真ISE工程就会出现如题所示错误:Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work",此时在modelsim界面的library栏处找到w原创 2015-05-06 23:57:50 · 4496 阅读 · 0 评论