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Quartus II 13.1c (64-bit)与仿真器的安装与破解
其实很多时候我们用web版就够了，不用破解，不要license，很方便， web版链接：https://pan.baidu.com/s/1OSvnko0b_TEEZvQ7EeQB6A 密码：g920 点击QuartusSetupWeb-13.1.0.162.exe进行安装，安装完成以后对modelsim进行配置，将vsim.exe的路径添加到tools->options->EDA To...转载 2018-07-11 23:54:32 · 93093 阅读 · 102 评论 -
vhdl中变量（variable）和信号（signal）的区别
信号（signal） 变量（variable）赋值： <= ： =定义： 在结构体中 在进程中适用范围： 全局 ...转载 2018-04-09 13:34:44 · 2500 阅读 · 0 评论 -
FPGA基础知识3（xilinx CLB资源详解--slice、分布式RAM和Block ram）
以下分析基于xilinx 7系列CLB是xilinx基本逻辑单元，每个CLB包含两个slices，每个slices由4个（A,B,C,D）6输入LUT和8个寄存器组成。 同一CLB中的两片slices没有直接的线路连接，分属于两个不同的列。每列拥有独立的快速进位链资源。slice分为两种类型 SLICEL, SLICEM . SLICEL可用于产生逻辑，算术，ROM。转载 2017-11-10 10:27:02 · 2877 阅读 · 0 评论 -
xilinx 约束文件
几种常用的约束语句，以备查阅。NET "clk0" TNM_NET = "sys_clk_grp"; #在时钟网线clk上附加一个TNM_NET约束，把clk0驱动的所有同步元件定义为一个名为sys_clk的分组#使用TIMESPEC约束sys_clk_grp的周期TIMESPEC "TS_ sys_clk_grp " = PERIOD " sys_clk_grp转载 2017-11-09 19:56:10 · 3789 阅读 · 0 评论 -
xilinx fpga学习笔记7：时序约束原理
七、设计约束原理设计约束文件直接影响设计性能和设计效率。xilinx的ISE软件提供了实现不同类型约束的方法： 1、用户约束文件（User Constraints File，UCF）是一个ASCII文件，该文件指明了用于逻辑设计的约束。设计者可以使用文本编 辑器或约束编辑器来创建UCF文件。这些约 束影响逻辑设计在目标器件的实现方式。设计者可以使用UCF文件来覆盖转载 2017-11-09 19:51:38 · 1348 阅读 · 0 评论 -
xilinx fpga学习笔记7：实现属性参数的功能
7.5 实现属性参数设置选项功能1）翻译属性（Translate Properties）：a、使用位置约束（Use LOC Constraints）：指定在输入网表或者UCF文件中是否使用位置约束，当设置为否时，NGDBuild忽略任何会导致错误的无效位 置信息， 在命令行中用-r选项运行NGDBuild同样可以设置此属性为Flase。默认情况下，此属性是设转载 2017-11-09 19:49:23 · 1210 阅读 · 0 评论 -
xilinx fpga学习笔记5：Xst综合属性
7.5 实现属性参数设置选项功能1）翻译属性（Translate Properties）：a、使用位置约束（Use LOC Constraints）：指定在输入网表或者UCF文件中是否使用位置约束，当设置为否时，NGDBuild忽略任何会导致错误的无效位 置信息， 在命令行中用-r选项运行NGDBuild同样可以设置此属性为Flase。默认情况下，此属性是设转载 2017-11-09 19:46:47 · 1411 阅读 · 0 评论 -
FPGA 提高 时序的方法
解决FPGA时序问题的八大忠告忠告一、、如果时序差的不多，在1NS以内，可以通过修改综合，布局布线选项来搞定，如果差的多，就得动代码。 忠告二、看下时序报告，挑一个时序最紧的路径，仔细看看是什么原因导致，先看逻辑级数是多少？是哪种电路有问题，乘法器 或者还是RAM接口数据 先弄清楚哪儿的问题 忠告三、搞时序优化的话 插入寄存器是王道 但也要看具体情况 不转载 2017-08-03 14:08:03 · 804 阅读 · 0 评论 -
xilinx vivado zynq vdma仿真及应用详解（一）
很多人用zynq平台做视频图像开发，但是对vdma了解比较少，上手起来稍微有些困难，我针对这一现象，做了一个基于vivado和modelsim的仿真和应用测试工程，并写篇文章做些介绍，希望能对大家有帮助。 一：xilinx vdma IP例化以及接口介绍 上面图片就是在vivado2015.4中例化vdma的界面，首先对参数做些介绍： Frame Buffers ：选择vdma缓存转载 2016-10-11 15:52:55 · 3311 阅读 · 1 评论 -
FPGA进行减法运算
FPGA中最基础的数学运算就是加减了，一般加法运算不会出现差错，但是减法就有点小复杂了。按照网上所说，减法运算，直接用补码进行。这个时候你要判断哪个数的大小，如果a小于b，则用a的补码减去b的补码，否则如果a大于等于b，直接a原码减去b原码。如果你用a ,b直接相减后的结果c作为后续计算，则需要判断c的符号位，如果c为负的，则用c的补码进行计算，否则用c的原码进行就算。还有一种方法是直原创 2016-08-27 19:58:39 · 10251 阅读 · 0 评论 -
ISE PhysDesignRules
PhysDesignRules:2100 - Issue with pin connections and/or configuration on block: .DLY9/SRL16E>:. For RAMMODE programming set with DPRAM32, SPRAM32 or SRL16 the DI2 input pin must be conne原创 2016-01-25 23:44:16 · 2204 阅读 · 5 评论