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RSS订阅转载 XILINX DCM and ALTERA PLL（1）
时钟---锁相环 1. Xilinx DCM数字时钟管理模块（Digital Clock Manager，DCM）是基于Xilinx的其他系列器件所采用的数字延迟锁相环（DLL，Delay Locked Loop）模块。在时钟的管理与控制方面，DCM与DLL相比，功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。DCM的
2013-10-21 11:42:34
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转载 XILINX DCM and ALTERA PLL（2）
3 ALTERA PLL介绍Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。PLL
2013-10-21 11:41:25
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原创 VHDL语言的学习笔记
VHDL 代码书写风格：数据流(DataFolw)：数据从输入到输出和信号间的传输在数据流描述中，运算时并发执行的，即并发信号赋值。数据流描述不使用进程（不像行为描述那样）和顺序信号赋值语句。 并发信号赋值语句是放在进程外面的。行为（Behavioural）：描述了按照电路或系统行为，使用一定算法的设计行为Mux_Process: PROCESS(A,
2013-10-21 11:31:07
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空空如也
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