芯片产业链系列4-万字长文梳理芯片封测的前世今生

我们已经介绍了芯片横向产业链中的设计与制造环节，接下来我们继续介绍芯片的封测环节。需要指出的是一直以来，芯片测试行业都被看成是芯片封测的一部分，从价值占比看，根据Gartner数据，集成电路封装环节价值占比约为80%-85%，测试环节价值占比约为15%-20%。

传统一体化封测企业的测试业务往往是当做封装业务的补充，核心业务以封装为主，测试为辅，既没有产品多样性，也没有精力去服务小的客户。然而随着芯片设计行业的迅速发展，大量芯片类型被设计了出来，但其中只有很少的一部分会进行大规模流片，很多芯片仍停留在设计阶段。这就意味着，大量的芯片测试需求实际是没有得到满足的。因此这就催生出了独立第三方芯片测试公司，它们能够根据客户需求，定制化的推出测试服务，满足客户对于芯片功能、性能和品质等多方面的严苛要求。在测试过程中，客户还能够根据独立测试公司的反馈，及时调整芯片设计思路，避免大规模流片造成的浪费。接下来我们将对封装、测试流程分别进行详细介绍。

任何一个电子元件，不论是一个三极管还是一个集成电路（Integrated Circuit, IC），想要使用它，都需要把它连入电路里。一个三极管，只需要在源极、漏极、栅极引出三根线就可以了，然而对于拥有上百或上千个引脚的超大规模集成电路来说，靠这种类似于手动把连线插到面包板的过程是不可能的。直接把裸片连接到电路中也是不可能实现的，因为裸片极容易收到外界的温度、杂质和外力的影响，非常容易遭到破坏而失效。因此还需要通过封装流程提供芯片与其他电子元器件的互连以实现电信号的传输，同时提供保护，以便于将芯片安装在电路系统中；以及通过测试流程确保最终芯片的功效符合要求，这就是芯片的封装和测试。

一般而言，要组成一个系统，计算、存储、被动（电阻/电容/电感等）需通过电子封装互连到一起。现代电子封装包含四个层次：零级封装，半导体制造的前段工艺即芯片制造（die），晶体管互连3-500纳米，如果在这个层面上去做芯片与外部的互连则叫片上系统（System on Chip，SoC）；一级封装，半导体制造的后段工艺，即芯片的封装（package），封装体内互连20-500微米，如果在这个层面上做芯片与外界的互连则称之为封装级系统（System in Package，SiP）；二级封装，是在印刷线路板上的各种组装（assembling），基板上互连100-1000微米，即是通过PCB层面上的组装完成芯片与外界的互连；三级封装，手机等的外壳安装，仪器设备内互连1000微米，这是属于板级互连。我们通常所说的芯片封装即是指一级封装，它是将通过测试的晶圆加工得到独立芯片的过程， 它的主要功能有电气特性的保持、芯片保护、应力缓和及尺寸调整。

同样的，测试也可以分为很多种，除了我们在设计环节讲到的各种测试以及晶圆制造过程中的量测外，通常说的芯片测试包括属于晶圆制造的WAT测试（Wafer Acceptance Test，晶圆可接受测试），以及属于封测流程的晶圆测试（Chip Probing，针测，或称晶圆中测）和成品测试（Final Test，成测，或称产品终测）。三者之间的区别可以简单概括为：WAT是在晶圆制造完成之后、送去封测厂之前对晶圆电学特性的测试，测试通过的晶圆被送去封测厂。 CP 测试的目的是在封装之前找出由于工艺原因导致的晶圆上的残次品Die，缩减后续封测的成本，也可以用来检测fab厂制造的工艺水平。FT测试则是芯片出厂前的最后一道拦截。测试对象是针对封装好的chip，CP测试之后会进行封装，封装之后进行FT测试，可以用来检测封装厂的工艺水平。简而言之，WAT是晶圆层面的管芯或结构测试；CP是晶圆层面的电路测试和功能测试；FT是器件层面的电路测试和功能测试。具体到我们关注的封测阶段，从测试类别来看，CP和FT主要包括的测试内容如下：

了解完封测的主要概念后，接下来我们将对封测的流程和封装的种类进行详细的探讨。需要指出的是不论多么复杂的封装，从黑盒的角度来看其基本功能都是一样的，最简单的就是封装一个分立器件，给出几个引脚；复杂一点想要封装具有多个I/O接口的IC，以及多个IC一起封装，在封装的发展过程中也发展出了很多封装类型和很多技术，比如扇入技术（Fan In，FI）、扇出技术（Fan Out，FO）等。这些概念和缩写非常多，尤其是当谈到先进封装（Advanced Packaging）的时候，为了实现高密度集成以及快速信号传输这些需求，不得不在每一个地方都发展一些新的技术，且同一个封装类型可能用到混合的封装技术，这也就导致了在介绍封装类型时既十分繁杂，又容易混淆。为了解决这一问题，本篇文章在介绍封装类型时将以封装技术为核心进行梳理。接下来让我们一起开始吧。

我们首先对典型的封装流程进行介绍。如下图所示，晶圆制造完成且通过WAT测试后则被送往封测厂。封测厂首先对晶圆进行CP测试，即 在完成晶圆制造后，通过探针与芯片上的焊盘接触，进行芯片功能的测试，同时标记不合格芯片并在切割后进行筛选。CP 测试完成后进入封装环节， 封装工艺流程一般可以分为两个部分，用塑料封装之前的工艺步骤称为前段操作，在成型之后的工艺步骤称为后段操作。基本工艺流程包括晶圆减薄、晶圆切割、芯片贴装、 固化、 芯片互连、注塑成型、 去飞边毛刺、 上焊锡、 切筋成型、打码等。 因封装技术不同，工艺流程会有所差异，且封装过程中也会进行检测。封装完成后的产品还需要进行终测（Final Test， FT），通过FT测试的产品才能对外出货。

需要注意的是，以上介绍的是传统典型的封装流程，它是将成品晶圆切割成单个芯片，然后再进行黏合封装。实际上具体的封装流程与封装技术紧密相关，即不同封装技术的流程可能不同，如晶圆级封装（Wafer Level Package，WLP）就是在芯片还在晶圆上的时候就对芯片进行封装和测试，保护层可以黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片。

接下来我们将着重介绍封装的类型，与半导体其他产品一样，封装产品的划分同样可用多种标准。如根据“封装材料”的不同，可分为塑料封装（以塑料为外壳，是目前使用最多的封装形式）、金属封装（以金属为外壳，可在高温、低温、高湿、强冲击等恶劣环境下使用，较多用于军事、高可靠民用电子领域）、陶瓷封装（以陶瓷为外壳，多用于有高可靠性需求和有空封结构要求的产品）、玻璃封装（以玻璃为外壳，广泛用于二极管、存储器、LED、MEMS传感器、太阳能电池等）；根据“PCB连接方式”的不同，可分为通孔插装类（外形具有直插式引脚，引脚插入PCB上的通孔后，使用波峰焊进行焊接，器件和焊点分别位于PCB的两面）、表面贴装（一般具有“L”型引脚、“J”形引脚、焊球或焊盘（凸块），器件贴装在PCB表面的焊盘上，再使用回流焊进行高温焊接，器件与焊接点位于PCB的同一面上）；根据发展阶段，可分为第一阶段通孔插装时代（20世纪70年代）、第二阶段表面贴装时代（20世纪80年代后 ）、第三阶段面积阵列封装时代（20世纪90年代后）、第四阶段多芯片模块、3D封装、SiP（20世纪末）、第五阶段MEMS、Chiplet（21世纪以来）。

然而正如上面所讲，封装的类型十分繁杂，每一种类型又都有英文简称，把握起来比较困难，从封装的发展历程和产品本质来看，我们找到了一个比较好的切入点，即依据封装技术来划分。这样封装产品在我们的眼中就是一种或多种封装技术的组合，通过这种方式不仅可以把握历史发展脉络，更重要的是可以更好地理解当下的进展情况和未来的发展方向。我们首先将本文要点总结为如下思维导图然后再进行介绍。

1、引线键合（Wire Bonding，WB）：最经典使用最广泛的互连技术，使用金属线，利用热、压力、超声波能量将金属引线与基板焊盘紧密焊合，从而实现芯片与基板间的电气互连和芯片间的信息互通。

在GaN器件的封装中，引线键合也是最常采用的互连技术。以GaN HEMTs的某个典型封装为例，内部裸Die的部分就是由共计60个晶体管构成了一个多栅GaN器件。通过引线键合，把这60个晶体管的栅极和漏极，统一连接到栅极pad和漏极pad上，这两个pad再分别和左右两边的引脚相连，源极的部分和中间一整片引脚相连，最后封装好后对外界体现出来的，就是一个三端子的HEMT黑盒，这种长着三个引脚的封装形式也是我们通常所说的晶体管外形封装（Transistor Outline，TO）。

2、载带自动焊（Tape Automated Bonding ，TAB）：从上面的介绍能看出，WB必须对每一个触点分别打线，效率比较低，一个改进的想法就是只操作一次，就能同时连好所有的线。TAB技术就是先根据裸片的I/O接口分布，制作一条特制的载带，载带可以被看成是最早的柔性电路，在有机薄膜上，裸片引脚的对应位置提前加工好金属比如铜引脚，然后只要把载带贴到裸片上，一次性就实现了所有接口的连接。

3、凸块（Bump）：是一种金属凸点，从倒装焊Flip Chip（FC，倒装芯片）出现就开始普遍应用了，Bump的形状也有多种，最常见的为球状和柱状，也有块状等其他形状，下图所示为各种类型的Bump。

Bump起着界面之间的电气互联和应力缓冲的作用，从WB工艺发展到FC工艺的过程中，Bump起到了至关重要的作用。随着工艺技术的发展，Bump的尺寸也变得越来越小，已经从最初 Standard FlipChip的100um发展到现在最小的5um，下图显示了Bump尺寸的变化趋势。

FC是由IBM在20世纪60年代研发出来，20世纪90年代后期形成规模化量产， 主要应用于高端领域产品。 随着铜柱凸块技术的出现， 结合消费电子产品的快速发展和产品性能的需求，越来越多的产品转向倒装芯片封装。所谓“倒装”是相对于传统的金属线键合连接方式（ Wire Bonding，WB）而言的。 传统WB工艺，芯片通过金属线键合与基板连接， 电气面朝上； 倒装芯片工艺是指在芯片的I/O焊盘上直接沉积，或通过RDL（ReDistribution Layer，重布线层，接下来详细介绍）布线后沉积凸块（Bump），然后将芯片翻转，进行加热， 使熔融的焊料与基板或框架相结合，芯片电气面朝下。与WB相比，FC封装技术的I/O数多； 互连长度缩短， 电性能得到改善； 散热性好， 芯片温度更低；封装尺寸与重量也有所减少。

4、RDL（ReDistribution Layer）重布线层，起着在二维平面电气延伸和互联的作用。在芯片设计和制造时，IO Pad一般分布在芯片的边沿或者四周，这对于Bond Wire工艺来说自然很方便，但对于Flip Chip来说就有些困难了。因此，RDL就派上用场了，在晶元表面沉积金属层和相应的介质层，并形成金属布线，对IO 端口进行重新布局，将其布局到新的，占位更为宽松的区域，并形成面阵列排布，如下图所示。

RDL可分为扇入（FI）和扇出（FO），扇出对应着扇入，它们并不是在芯片工业发明的新名词，在电路制作中也有。这里的扇入和扇出是指导出的凸点Bump是否超出了裸片Die的面积，从而是否可以提供更多IO。扇入就是在原芯片尺寸内部将所需要的IO接口重排布完成，封装尺寸基本等于芯片尺寸，在IO接口数量比较小的情况下可以采用这种技术。而当IO接口数量很大，在现有芯片的尺寸内已经放不下这些锡球了，就可以扇出技术，通过特殊的填充材料人为扩大芯片的封装尺寸，在扩充后的整个范围内走线和排布IO。

下图左边的扇入型封装一般称作CSP（chip-scale packaging），即IO Bump一般只在Die/Chip投影面积内部；而右边扇出型则超出了裸片面积，从而提供了更多的IO Bump。

下面我们介绍的先进封装中，FIWLP (Fan-In Wafer Level Package) ，FOWLP (Fan-Out Wafer Level Package) 里，RDL是最为关键的技术，通过RDL将IO Pad进行扇入或者扇出，形成不同类型的晶圆级封装。在2.5D IC集成中，除了硅基板上的TSV，RDL同样不可或缺，通过RDL将网络互联并分布到不同的位置，从而将硅基板上方芯片的Bump和基板下方的Bump连接。在3D IC集成中，对于上下堆叠是同一种芯片，通常TSV就可以直接完成电气互联功能了，而堆叠上下如果是不同类型芯片，则需要通过RDL重布线层将上下层芯片的IO进行对准，从而完成电气互联。随着工艺技术的发展，通过RDL形成的金属布线的线宽和线间距也会越来越小，从而提供更高的互联密度。

5、WLP，晶圆级封装，在上面介绍封测流程时我们已经提到了，在此做一些简单的补充。相比于传统封装，WLP具有封装尺寸小、高传输速度、高连接密度、生产周期短、工艺成本低等优点。如下图，WLP相比于常用的QFP（Quad Flat No-leads Package，方形扁平无引脚封装，传统封装中以外形命名）BGA（Ball Grid Array Package，球栅阵列封装），封装面积大大缩小。

WLP可以被分成两种结构类型：直接BOP（bump On pad）和RDL。BOP即锡球直接长在die的Al pad上，而有的时候，如果出现引出锡球的pad靠的较近，不方便出球，则用RDL将solder ball引到旁边。如上所述，使用RDL的WLP又可分为FIWLP和FOWLP。最早的WLP是Fan In，bump全部长在die上，而die和pad的连接主要就是靠RDL的metal line，封装后的IC几乎和die面积接近。Fan out，bump可以长到die外面，封装后IC也较die面积大（1.2倍）。

6、2D+封装：在封装技术的前期发展中，以上集中技术经常用在2D封装上，所谓2D封装即是指芯片平铺安装在基板上，如 MCM（ Multi Chip Module，多芯片模块）是常见的 2D 集成应用， 将多个裸芯片高密度水平安装在同一多层基板上构成一个完整的部件。 扇出型晶圆级封装同属于2D封装的创新技术， 具有高密度 RDL和TIV， 可用于高密度互连。在这个封装技术的空间维度发展上，为了获得更高的封装密度，人们不再拘泥于2D平铺，而是开始采用芯片堆叠的形式进行封装。2D+即是这种，芯片堆叠在基板上，然后再通过键合线连接到基板，这样就保留了基板的电气连接，节省了封装空间。

7、2.5D封装：其关键技术是引入Interposer，通常译为转接板、插入层或中介层，即相对于2D封装多引入了一层封装结构。一般来说，转接板通常对应着无源Interposer，插入层与中介层通常对应着有源Interposer。无源Interposer仅具备硅通孔TSV(Through Si Via)与再布线层RDL，如下图所示。

需要注意的是Interposer不只可以使用硅中介层，也可以使用其他材质，如玻璃，这时候穿越中介层的孔就不再是TSV了，而是TGV（Through Glass Via）。有源Interposer则是指在硅基Interposer上实现有源区，并以此来实现一定的系统功能。如下图所示，有源垂直硅基插入层ATSI(Active Through Si Interposer)中实现了ADC、DAC、PMU 等多种功能。

Interposer通过引线/凸块/TSV 实现电气连接（其中有TSV的是最常见的类型），它可以由硅和有机材料制成，充当多颗裸片和电路板之间的桥梁，完成异质集成封装。Interposer具有较高的细间距 I/O 密度和TSV形成能力，在2.5D封装中扮演着关键角色。与RDL用于单颗芯片的重布线不同的是， Interposer主要用于连接多颗芯片与下方基板。硅中介层有TSV的2.5D封装如下图，芯片通常通过Micro Bump和中介层相连接，作为中介层的硅基板采用Bump和基板相连，硅基板表面通过RDL布线，TSV作为硅基板上下表面电气连接的通道。

硅中介层无TSV的2.5D封装一般如下图所示，有一颗面积较大的裸芯片直接安装在基板上，其与基板的连接可以采用Bond Wire或者Flip Chip两种方式，大芯片上方可以安装多个较小的裸芯片，但其无法直连到基板，故需要插入中介层，中介层上有RDL布线，可将芯片的信号引出到中介层的边沿，然后通过Bond Wire连接到基板。Interposer则采用Bond Wire和封装基板连接。

8、3D封装：其与2.5D封装的主要区别在于2.5D封装是在Interposer上进行布线和打孔，而3D封装是直接在芯片上布线和打孔，电气连接上下层芯片。3D集成目前在很大程度上特指通过3D TSV的集成。TSV是2.5D/3D 封装解决方案的关键实现技术。TSV是一种垂直互连技术，目前最广泛的是在晶圆中填充以铜，提供贯通硅晶圆裸片的垂直互连，用最短路径将硅片一侧和另一侧进行电气连通。 相比平面互连，TSV可减小互连长度和信号延迟，降低寄生电容和电感，实现芯片间的低功耗和高速通信，增加宽带和实现封装小型化。当前TSV主要用于硅转接板、芯片三维堆叠等方面。

3D封装多适用于同类型芯片堆叠，将若干同类型芯片竖直叠放，并由贯穿芯片叠放的TSV相互连接而成，见下图。类似的芯片集成多用于存储器集成，如DRAM Stack和FLASH Stack。

不同类别芯片进行3D封装时，通常会把两个不同芯片竖直叠放起来，通过TSV与下面基板相互连接，有时还需在其表面做RDL，实现上下TSV连接。

至此我们已经对大部分的封装技术进行了梳理，后面我们碰到具体的封装产品时在我们的眼中就变成了封装技术的组合。传统封装多以外形命名，如以外形命名的TO封装、DFN、QFN封装使用的多是WB技术，BGA也可以分为WB-BGA和FC-BGA，分别使用了Bump和WB/FC的组合。先进封装中大致可以分为2D、2D+、2.5D和3D封装，常见的先进封装产品都可以归为这三类，我们总结为如下思维导图。限于篇幅，我们每类选择一个代表性产品进行讲解，其他产品根据名字在网络上可以很容易的搜索到，结合我们的封装技术分类法去理解也很简单。

注：FOPLP（Fan-out Panel Level Package）面板级封装，借鉴了FOWLP的思路和技术，但采用了更大的面板，因此可以量产出数倍于 300 毫米硅晶圆芯片的封装产品。FOPLP技术是FOWLP 技术的延伸，在更大面积的方形载板上进行Fan-Out制程，因此被称为 FOPLP 封装技术，其Panel载板可以采用PCB载板，或者液晶面板用的玻璃载板。

1、InFO（Integrated Fan-out）是台积电（TSMC）于2017年开发出来的FOWLP先进封装技术，是在FOWLP工艺基础上的集成，可以理解为多个芯片Fan-Out工艺的集成，而FOWLP则偏重于Fan-Out封装工艺本身。InFO给予了多个芯片集成的空间，可应用于射频和无线芯片的封装，处理器和基带芯片封装，图形处理器和网络芯片的封装。下图为FIWLP，FOWLP和InFO对比示意图。

2、EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多芯片互连桥先进封装技术是由英特尔提出并积极应用的，属于有基板类封装，因为EMIB也没有TSV，因此也被划分到基于XY平面延伸的先进封装技术。EMIB理念基于硅中介层的2.5D封装，是通过硅片进行局部高密度互连。与传统2.5封装的相比，因为没有TSV，因此EMIB技术具有正常的封装良率、无需额外工艺和设计简单等优点。传统的SoC芯片，CPU、GPU、内存控制器及IO控制器都只能使用一种工艺制造。采用EMIB技术，CPU、GPU对工艺要求高，可以使用10nm工艺， IO单元、通讯单元可以使用14nm工艺，内存部分则可以使用22nm工艺，采用EMIB先进封装技术可以把三种不同工艺整合到一起成为一个处理器。下图是EMIB示意图。

3、SoIC（System-on-Integrated-Chips，集成片上系统）也称为TSMC-SoIC，是台积电提出的一项新技术。SoIC是一种创新的多芯片堆栈技术，能对10纳米以下的制程进行晶圆级的集成。该技术最鲜明的特点是没有凸点（no-Bump）的键合结构，因此具有有更高的集成密度和更佳的运行性能。SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）两种技术形态。下图是3D IC和SoIC集成的比较，具体的说，SoIC和3D IC的制程有些类似，SoIC的关键就在于实现没有凸点的接合结构，并且其TSV的密度也比传统的3D IC密度更高，直接通过极微小的TSV来实现多层芯片之间的互联。

介绍完具体的封装类型介绍之后，我们认为解释两个常见的问题是对大家有帮助的。其一是传统封装和先进封装的划分；其二是为什么封装在半导体产业链中越来越重要。

1、传统封装与先进封装虽然封装技术总是在不断进化的，今日之传统封装可能是昨日指先进封装，今日之先进封装在未来也可能变为传统封装，在当下，通常大家将自第三阶段起的封装技术统称为先进封装技术。与上文一致，我们认为从技术层面区分先进封装和传统封装会更加清晰。

传统封装的功能主要在于 芯片保护、尺度放大、 电气连接三项功能，先进封装和SiP在此基础上增加了 “提升功能密度、缩短互联长度、进行系统重构”三项新功能。正是由于这些新特点，使得先进封装和SiP的业务从OSAT拓展到了包括Foundry、OSAT和System系统厂商。Foundry由于其先天具有的工艺优势，在先进封装领域可以独领风骚，系统厂商则是为了在封装内实现系统的功能开始重点关注SiP和先进封装（SiP我们将在回答第二个问题时进行详细介绍）。

了解了传统封装和先进封装的功能不同后，我们想知道先进封装和传统封装的分界点到底在哪里？或者说如何界定先进封装呢？从技术层面看，界定的关键在于先进封装的四要素：RDL、TSV、Bump、Wafer。任何一款封装，如果具备了四要素中的任意一个，都可以称之为先进封装。在先进封装的四要素中，Bump起着界面互联和应力缓冲的作用，RDL起着XY平面电气延伸的作用，TSV起着Z轴电气延伸的作用，Wafer则作为集成电路的载体以及RDL和TSV的介质和载体，如下图所示，为先进封装四要素的功能示意图。

如上所言封装技术不断发展，今日之先进封装可能是明日之传统封装，因此对已有的先进封装四要素我们也可以进行一个技术先进性的排序，如下图所示：

这四个要素在我们的系列文章和上文都有介绍，从本质来看，四要素中，Wafer是载体和基底，RDL负责XY平面的延伸，TSV负责Z轴的延伸，Bump负责Wafer界面间的连接和应力缓冲。这四要素中，一大三小，一大是指Wafer，三小是指Bump、RDL、TSV。随着技术和工艺的发展，大要素会越来越大（即晶圆尺寸增大成本降低），而小要素则会越来越小（即RDL、TSV、Bump变小以支撑更高的互连密度）。

2、为什么封装在半导体产业链中越来越重要？这要从摩尔定律说起 。摩尔定律在1965年被提出，其基本论点为在维持最低成本的前提下，以18-24个月为一个跨度，集成电路的集成度和性能将提升一倍。

我们所熟知的10nm、7nm芯片的命名方式是根据工艺节点而定的，其技术衡量指标为特征尺寸（critical dimension，CD），根据国际半导体技术路线图（ITRS）的规定，工艺节点通常以晶体管的半节距（half-pitch）或栅极长度（gate length）等特征尺寸来表示。按照摩尔定律的发展规律，集成电路芯片的集成度每18-24个月翻一倍，即工艺节点以1/sqrt（2）的系数逐步缩减，工艺节点越小，制造工艺越先进。

从过去数十年的数据来看，集成电路的制造成本、芯片功耗和芯片性能这三大指标都沿着摩尔定律一直向前发展，因而其有效性一直得以延续。但随着工艺节点不断缩小，短沟道效应以及量子隧穿效应带来的发热、漏电等问题愈发严重，对缩微器件的性能产生由量到质的影响，追求经济效能的摩尔定律日趋放缓，难以为继。先进工艺带来的设计成本、制造成本的急剧提升使得工艺的迭代速度已经有所放缓。2015年发布的国际半导体技术线路图（ITRS）显示，随着集成电路尺寸不断减小，技术瓶颈在制约工艺的发展，从2015年以来产品换代速度已下降到24个月，这个速度预计将保持到2030年。

物理效应、功耗和经济效益是现阶段制约摩尔定律演进的关键因素，当前需要重新探索集成电路的发展规律和路径。新理论和新技术推动产业步入后摩尔时代。身处后摩尔时代，厂商必须突破原有的研发路径，利用新理论和新技术来培育新的增长动力，性能与功耗的比值将成为评判技术和产品的重要指标。业界已提出后摩尔时代产业发展的四种路径，即深度摩尔（More Moore）、扩展摩尔（More than Moore）、超越摩尔（Beyond Moore）和丰富摩尔（Much Moore）。有些资料不讲Beyond Moore和Much Moore，因此也将More than Moore称之为超越摩尔。

1、深度摩尔基本思路是从经典CMOS转向非经典CMOS，半节距按比例减小，采用非经典器件结构等，从结构的设计及布局来实现产品的微缩，其本质是通过采用新的器件的结构和布局来实现芯片的设计和加工。SoC就是深度摩尔的一个重要应用。下图展示了器件结构的变化：

2、扩展摩尔，技术优势和市场决定其价值。与深度摩尔所采用的方式不同，扩展摩尔的本质是将不同功能的芯片和元件组装拼接在一起封装。其创新点在于封装技术，在满足需求的情况下，可快速和有效的实现芯片功能，具有设计难度低、制造便捷和成本低等优势。这一发展方向使得芯片发展从一味追求功耗下降及性能转向更加务实的满足市场需求。也就是说随着摩尔定律的放缓，封装的重要性不在局限于上文的保护和连接，而是开始承担更重要的任务了，即封装技术开始成为后摩尔时代的支撑芯片产业发展路径之一。我们上文讲到的MCM和SiP都是这种思路的延续，未来将进一步延续到Chiplet（小芯片、芯粒技术）。
在此我们对Chiplet做一个简单的介绍，Chiplet的概念源于Marvell创始人周秀文博士，其基本思想是异构集成。在Chiplet的系统级架构设计下，通过2.5D/3D堆叠等先进封装技术，使用10nm工艺制造出来的芯片也可以达到7nm芯片的集成度，但是投入要少的多。除了支持不同功能的组件选用不同工艺节点外， Chiplet还允许将数字、模拟或高频工艺的不同裸片集成到一起，甚至可以在设计中加入即高带宽内存（HBM）。也就是说具有标准功能的裸片可以混合并匹配，即获得一种硬核形式的IP，从而让工程人员专注于设计的差异化因素。 虽然传统SoC设计方法学中IP已经被设计成可以复用，但形成SoC原型设计以后的软硬件协同验证、后端与物理设计、 流片制造、封装测试等流程依然需要完整实施。而对于Chiplet，则是一个已经走完了完整设计、制造、测试流程的成品小裸片，仅需要直接做一次封装加工就可以使用起来，其复用程度远超过现在的IP。

很多人会把MCM、SiP、Chiplet混淆，在此我们有必要进行一下说明。MCM最初仅集成多个芯片，不包括无源器件或其他组件。随着概念的发展，MCM 的尺寸越来越大并集成了额外的组件，于是 SiP 诞生了。MCM和SiP之间的主要区别在于MCM不必是一个完整的系统，且MCM一般属于2D封装。根据定义，SiP是单个封装中的系统，一般属于3D封装。Chiplet是将一个单颗SOC芯片的功能拆分成众多小芯片，然后运用高级封装技术（2.5D/3D/Fanout等）在一个封装里重组成一个庞大复杂的系统，以此降低芯片总成本。某些模块不用使用最高端的wafer制程，而且还可以在后续项目复用一些Chiplet die。和SiP不一样的是，Chiplet并不是一种封装类型或技术，而是一种芯片设计模式。而要实现Chiplet这种新的IP重用模式，先进封装技术是基础，如2.5D/3D/Fanout等。而且Chiplet需要全芯片产业链（芯片设计/晶圆代工/封测代工/EDA）的推动。

3、超越摩尔：在芯片目前的架构中，信息的传递和处理都是以电子作为基本单元。从信息传递的角度来看，单电子不能传递信息，多电子组合才能。此外，信号在传递过程中还会消耗能量并产生热量。若寻找到其他基本单元自身可以携带信息或者信息传递过程中不会消耗能量，将会降低功耗并提升性能，这类研究就属于超越摩尔。目前越越摩尔方向主要处在研究阶段，量子器件、自旋器件、磁通量器件、碳纳米管或纳米线器件等能够实现自组装的器件是超越摩尔方向研究的热点。

4、丰富摩尔：在微纳电子学、物理学、数学、化学、生物学、计算机技术等领域高度交叉和融合的背景下，期待对集成电路的理解可能进入到另外一个维度，在制作工艺和产品上实现质的飞跃。这需要相关学科理论的突破才能实现，现阶段还未取得有效进展。

从技术的角度看，超越摩尔和丰富摩尔这两大方向突破尚需时日，从研究突破到实现量产，还有很长的路要走，并且，这两大方向目前尚未出现确定趋势。深度摩尔和扩展摩尔在技术研发和量产工艺方面则更接近商用量产，将会是未来一段时间集成电路产业的发展趋势。

至此我们已经对芯片封测的前世今生、未来发展都有了较为全面的了解。下次我们将继续我们的征程，我们下次再见。