今天对S3C2440d时钟和电源管理模块进行了一些研究,该模块由三部分组成:时钟控制,USB控制和电源控制。
时钟控制逻辑部件使得S3C2440能够产生三种时钟,分别是FCLK,HCLK和PCLK。FCLK用于ARM主芯片的时钟,HCLK用于AHB(Advanced High-performance Bus)外围时钟,PCLK用于APB(Advanced Peripheral Bus)的时钟控制。这三个时钟都是有MPLL(Main Phrase Lock Loops,主锁相环)所倍频产生,FCLK和MPLL频率相等,而默认情况下,FCLK、HCLK和PCLK三者之间的频率比为1:1:1,而三星推荐的比率为1:2:4,该比率可以通过对CLKDIVN寄存器进行设置而改变,该寄存器第3位用于对UCLK进行设置的,即对USB的控制时钟进行设置,[2:1]位如果为00,则表示HCLK等于FCLK,如果为01则表示HCLK = FLCK/2,如果为10,则有两种情况:如果为如果CAMDIVN[9] = 0,则表示HCLK = FLCK/2,如果为10则表示HCLK = FCLK/4,否则表示HCLK = FLCK/8。第0位如果为0(默认)则表示PCLK = HCLK,否则表示PCLK = HCLK/2。
设置S3C2440时钟,除了上面提到的CLKDIVN寄存器外,还需要设置另外两个寄存器:LOCKTIME和MPLLCON。
设置LOCKTIME:
MPLL启动后需要等待一段时间(Lock Time),使得其输出稳定。位[23:12]用于UPLL,位[11:0]用于MPLL。使用确省值0x00ffffff即可。
设置MPLLCON:
对于MPLLCON寄存器,[19:12]为MDIV,[9:4]为PDIV,[1:0]为SDIV。有如下计算公式:
MPLL(FCLK) = (2 * m * Fin)/(p * 2^s)
其中: m = MDIV + 8, p = PDIV + 2,Fin 即默认输入的时钟频率12MHz。MPLLCON设为0x5c0041,可以计算出FCLK=200MHz,再由CLKDIVN的设置可推算出HCLK和PCLK的值,如果F:H:P = 1:2:4(三星推荐值),则HCLK和PCLK分别为100MHz和50MHz。在我的应用中,我一般设置MPLLCON为0x5c0011,F:H:P = 1:1:1,这样最终计算出来FCLK、HCLK和PCLK都是400MHz。