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CPLD/FPGA
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关于genvar及generate用法的总结【Verilog】
Abtractgenerate语句允许细化时间(Elaboration-time)的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段,此时所有的设计模块已经被链接到一起,并完成层次的引用。Introduction1.generate语法定义genvar,作为generate种...原创 2019-10-25 09:26:26 · 39932 阅读 · 6 评论 -
Verilog中 reg和wire 用法和区别以及always和assign的区别
1、从仿真角度来说,HDL语言面对的是编译器,相当于使用软件思路,此时:wire对应于连续赋值,如assign;reg对应于过程赋值,如always,initial;2、从综合角度,HDL语言面对的是综合器,相当于从电路角度来思考,此时: wire型变量综合出来一般情况下是一根导线。 reg变量在always中有两种情况: (1)always @(a or b o...转载 2018-07-09 09:10:28 · 3496 阅读 · 2 评论 -
verilog hdl笔记
1. {}作用拼接作用;将花括号中罗列的数据依次拼接起来。比如:d_out={d_in[7],~d_in[6:0]+1'b1};即是将d_in的最高位和d_in的低7位取反加一拼接起来,拼接之后d_out为8位;...原创 2018-07-19 19:55:28 · 303 阅读 · 0 评论